最近在准备FPGA校招，看到很多面经都在问手撕Verilog实现AXI4-Stream的实时视频直方图均衡化。我大概知道怎么算累积分布函数，但面试官追问怎么用流水线设计来避免数据冒险，还要求不丢帧、满足4K60帧。求大佬们指点具体的设计思路和Verilog代码结构，最好能给出流水线级数和寄存器打拍的安排，谢谢！
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