2026年FPGA校招，手撕Verilog实现AXI4-Stream实时视频去雾加速器，暗通道先验算法中导向滤波的窗口大小怎么选？

面试官问窗口大小，其实是想看你对资源-效果-时序三者权衡的直觉。1080P60下，一行的像素是1920，用9×9窗口时行缓冲深度就是9行，BRAM消耗约91920数据位宽；15×15要15行，BRAM直接翻倍。你试过发现效果差别不大，这个观察很关键——暗通道去雾里导向滤波主要是拿来细化透射率图，9×9的平滑能力对1080P分辨率已经够用了，边缘细节保留得也不错。面试官追问流水线深度，本质是问行缓冲带来的延迟：9×9窗口下，从第一行数据进来到最后一行滤波核完全填充需要9行+9列的时间，流水线停顿或乒乓操作都得按这个算。推荐就选9×9，省下的BRAM可以留给帧缓存或其它模块。另外提醒一点：如果你用Xilinx的Line Buffer IP，它内部会用分布式RAM或BRAM自动适配，但手动写时要注意行尾换行信号的处理，很多人在这块卡住。你目前用的开发板BRAM总量大概多少？

窗口大小本质是空间-时间资源互换的问题。先说结论：1080P60流下，推荐9×9，除非你手头的BRAM多到用不完且对去雾效果有强迫症级别的追求。原因有三：第一，实时视频去雾的瓶颈不在导向滤波的窗口精度，而在暗通道估计和大气光值的更新速度。导向滤波在算法里是作为边缘保持的平滑器，9×9的局部均值已经能有效消除透射率图的块状效应，15×15多出来的像素点对平滑度的提升在视觉上几乎不可察觉，尤其当视频帧率在60fps时人眼对细节的敏感度更低。第二，从资源推导看，BRAM消耗与窗口高度成线性正比：假设数据位宽8bit，9×9需要9行19208=138240bit，约135Kb BRAM；15×15需要15行19208=230400bit，约225Kb。多数中端FPGA（如Xilinx Artix-7）BRAM总量在300-500Kb，15×15可能吃掉一半以上，留给其它模块（如直方图统计、大气光计算）的余量就紧张了。第三，流水线深度的影响：窗口越大，从输入到输出需要的时钟周期数越多。9×9窗口下，从第一行数据到达到最后一行数据完成滤波，流水线延迟约9行+4列（取滤波核中心的位置），对1080P60（148.5MHz像素时钟）来说大约是91920+4=17284个时钟周期，约116微秒。15×15则要151920+7=28807个周期，约194微秒。虽然都在一帧时间内，但大窗口会挤占行消隐区做帧级处理的时序余量。面试官追问的潜台词是：你能否在写Verilog时把行缓冲的读地址和写地址错开，避免乒乓操作浪费额外BRAM。常见的做法是用双端口BRAM配循环寻址，一个端口写当前行，另一个端口读历史行，这样行缓冲深度刚好等于窗口高度。另外，如果你用Xilinx Vivado的HLS或者Vitis Vision Library，它自动生成的Line Buffer可能默认用15×15，但实际换到9×9后综合报告里BRAM会下降40%左右。建议面试时主动提一句：如果BRAM紧张，还可以考虑将导向滤波降采样到1/4分辨率再上采样回来，效果几乎不变，BRAM能压到4×4窗口的水平。你目前用的是什么FPGA型号？

9×9就够了，1080P下15×15纯属浪费BRAM，效果你试过也看不出区别。面试官就是想听你算行缓冲深度和BRAM消耗的公式，把9行乘1920乘位宽说清楚就行。

面试官问这个窗口大小，表面是让你选9×9还是15×15，实际是在考察你对片上存储和流水线时序的工程直觉。你先记住一个硬约束：1080P60帧下，一行1920像素，像素时钟大约148.5MHz，行有效时间约1920个时钟周期。导向滤波的核心是局部均值计算，需要行缓冲来缓存多行数据。9×9窗口意味着你至少要缓存9行数据，每行数据位宽取决于你的处理精度——常见是8bit灰度或24bit RGB。BRAM消耗量 = 行数 × 行宽 × 位宽，9行时约9×1920×8=138240bit，15行时约15×1920×8=230400bit，两者相差近100Kb。对于Xilinx Artix-7或Zynq系列，一个BRAM36K约36Kb，9×9大概用4个，15×15用7个，资源直接翻倍。但效果上，1080P下9×9的局部均值半径已经覆盖了约81个像素，足够平滑透射率图的块状伪影，15×15只是让边缘过渡更柔和一点，肉眼在60fps视频流里几乎分辨不出差异。面试官追问流水线深度，其实是想让你算延迟：从首行数据进入行缓冲到滤波核完整可用，需要等待9行数据写满再加9个像素的列填充，总延迟约9×1920+9个时钟周期，约17289个周期，按148.5MHz算约116微秒，这个延迟在视频流里完全可接受，不需要额外处理。所以推荐选9×9，省下的BRAM可以留给暗通道最小值滤波或大气光值统计模块。另外，手写Verilog时注意行缓冲的换行信号处理，常见坑是行尾最后一个像素和下一行首像素的地址跳变没对齐，导致滤波核数据错位。你如果面试时能画出BRAM消耗的计算表格，再提一句用移位寄存器或分布式RAM做小窗口的替代方案，面试官会觉得你工程落地的细节都考虑到了。方便问一下你用的FPGA型号是哪个系列吗？不同系列的BRAM容量和排列方式会影响具体实现策略。

1080P60下9×9就够了，BRAM省一半，效果人眼看不出区别。面试官就是想听你说出行缓冲深度=窗口高度，BRAM消耗=行数×行宽×位宽，流水线延迟=行数×行宽+窗口宽度个时钟周期。别纠结15×15，除非你BRAM多到用不完。

窗口大小本质是资源换效果，但1080P下边际收益递减很快。我建议你从面试官视角倒推：他问这个问题，大概率是想确认你对行缓冲和BRAM的计算是否熟练，而不是真的让你在两种尺寸间做视觉对比。你直接给一个通用推导公式：BRAM消耗 = H × W × B，其中H是窗口高度，W是图像宽度，B是数据位宽。1080P60下H=9时约135Kb，H=15时约225Kb，9×9方案BRAM节省约40%。效果方面，去雾算法的瓶颈往往在暗通道最小值滤波的窗口大小和大气光值估计的准确性，导向滤波的窗口大小对最终图像影响较小，9×9已经能保留边缘并消除块效应。面试时重点展示你能快速算出资源占用并做出取舍，比纠结哪边效果好更得分。追问一句：你试过把窗口大小改成11×11或13×13吗？有时奇数尺寸对BRAM对齐更友好，可以微调资源占用。

9×9就够了，1080P60下BRAM省一半，流水线深度也少6行延迟。面试官想听的是你算过这笔账，不是纠结那点肉眼几乎看不出的效果差异。

其实面试官追问窗口大小，表面是选9×9还是15×15，深层是想看你有没有意识到：导向滤波在暗通道先验里是细化透射率图的工具，不是主角。去雾质量的瓶颈往往在暗通道最小值滤波的窗口——那个尺寸才真正影响块效应程度和大气光值估计的准确性。导向滤波只要能把透射率图边缘保留下、块状抹匀，9×9的局部均值在1080P下足够，因为一幅图里纹理细节的尺度远小于9个像素宽的情况极少。15×15多出来的6行数据，每一行1920个像素，按8bit灰度算就是多占用约92Kb BRAM，在Artix-7上差不多多占2.5个BRAM36K，而这部分资源如果留给帧缓存或去雾后的色彩校正模块，对整体系统吞吐更有利。另外，流水线深度随窗口高度线性增加，15×15比9×9多出6行+6列约11526个时钟周期的延迟，对1080P60的148.5MHz时钟来说约77.6微秒，在视频链路里虽然不大，但如果你后面还接了OSD或缩放模块，累积延迟可能会让帧同步出问题。个人建议直接选9×9，然后面试时主动把暗通道窗口和导向滤波窗口的耦合关系讲清楚，面试官会觉得你对算法理解更深。顺便问一句，你暗通道的最小值滤波用的也是行缓冲实现吧？那个窗口大小你选的是多少？

别只盯着窗口大小，先看你的BRAM预算有多少。比如你用Xilinx 7系列，BRAM总量就那么多，导向滤波吃掉一部分，暗通道最小值滤波还要吃一部分，帧缓存也可能占。如果BRAM还剩得多，15×15从资源角度也不是不能用，但你要跟面试官说清楚：选15×15后流水线深度是15行+15列，延迟约15.4微秒，同时你得保证其他模块的BRAM分配不会爆。一个实用的方法是先按9×9布线跑综合，看BRAM占用率，如果低于50%再考虑升到15×15。效果上你试过差别不大，那就坚持9×9，面试时把资源计算的步骤当场写出来，比硬说15×15效果好要加分。最后提醒一句：别用分布式RAM去模拟行缓冲，那会消耗大量LUT，面试官一眼就能看出你对资源分配没概念。

其实你纠结9×9还是15×15，背后暴露了一个更关键的问题：你对AXI4-Stream接口的握手时序和行缓存控制逻辑的熟悉程度。面试官真正想听的，往往不是窗口尺寸本身，而是你有没有能力在给定的图像宽度、位宽和时钟频率下，精确计算出每一条行缓冲需要多少BRAM、多少时钟周期，以及当握手信号valid-ready出现停顿或背压时，你的流水线会不会断流或丢失数据。你想想，15×9的窗口需要缓存15行，每行1920个像素，如果像素位宽是8bit灰度，那就是1519208 = 230400bit，约225Kb；而9×9只需要919208 = 138240bit，约135Kb。Xilinx Artix-7上的BRAM36K一个36Kb，9×9用4个，15×15要7个——接近翻倍。但巧的是，Artix-7的BRAM总块数通常是50到100多块，但每个BRAM36K在配置成真双端口时，最大深度可以到1024，而1920的行宽已经超出单BRAM的深度范围，所以你实际上需要用多个BRAM拼接行缓冲。比如你用两个BRAM36K拼成2048深度，再取前1920个地址，这样每行缓冲占2个BRAM，9行就是18个BRAM，15行就是30个BRAM，资源消耗吓人得多。因此，在Artix-7这类中端器件上，9×9的18个BRAM还能接受，15×15的30个就很紧张了，除非你的去雾加速器是唯一大模块。效果方面，导向滤波在暗通道先验里只是对透射率图做边缘保持的平滑，9×9的局部均值已经能消除块效应，15×15的额外平滑几乎不被肉眼察觉，边际收益极低。所以结论很明确：1080P60帧下，选9×9，把省下来的BRAM留给帧缓存或者色彩还原模块。面试时你一边说一边在纸上画出行缓冲的BRAM拼接示意图，把时钟周期和握手信号的关系写清楚，比直接报数字更打动人。另外问一句：你当前用的FPGA具体是哪一款？不同系列BRAM的宽深比和级联规则不太一样，会影响实际消耗。