2026年FPGA校招，海思面试官让我手撕Verilog实现AXI4-Stream实时图像缩放，双线性插值行缓冲深度怎么算？求具体推导和边界处理

行缓冲深度核心取决于缩放比例和插值窗口。1080P缩到720P，垂直方向缩放因子是720/1080=2/3，双线性插值需要上下两行像素，所以行缓冲至少存2行。但考虑到流水线实时性，深度要按输入行宽1080来算，存两整行就是1080×2个像素。边界处理上，海思面试官可能想考你镜像复制或最近邻补边，别用补0，那会出黑边。建议用行首行末的像素值复制出去。你当时怎么答的？

这个问题其实分两层：第一层是行缓冲深度的数学推导，第二层是工程实现时的流水线折衷。先给公式：输入分辨率W_in x H_in，输出W_out x H_out，双线性插值垂直方向需要当前行和下一行，所以行缓冲至少2行。但因为你做的是实时Stream，AXI4-Stream是一像素一拍，你没法预知下一行何时来，所以必须用双缓冲乒乓结构，深度就是W_in。如果你用单缓冲加行缓存，深度要W_in+1来保证跨行边界。面试官说算不对会丢帧，关键点在于缩放不是整数倍时，垂直坐标映射到源图会产生分数位，你需要根据分数位决定何时切换行缓冲的读指针。常见做法是维护一个累加器，每次输出一行就加H_out/H_in的定点数，整数部分决定是否换行，小数部分决定插值权重。边界处理：源图坐标超出[0,W_in-1]或[0,H_in-1]时，用clamp到最近有效像素，而不是补0或补黑边，这样图像边缘会有轻微拉伸但不会出现突兀黑线。你可以在面试前自己用Python写个模型验证一下边界情况，再转成Verilog会顺很多。另外，海思一般用Xilinx或自有工艺，行缓冲可以用Block RAM或URAM，深度和位宽要按实际数据位宽调整，比如RGB888就乘24。你现在的开发板是哪个厂家的？

面试官考这个其实不只是考你会不会算，更看你有没有工程直觉。行缓冲深度通常取输入行宽，但实际工程里为了时序收敛，会多存几个像素做流水线打拍，比如1080P的行宽是1920，你存1920个像素，然后插值逻辑要读当前行和下一行的连续两个像素，所以读地址生成器要提前一拍拉出来。边界像素处理上，有个trick：把行缓冲的首尾各扩展一个像素位置，用复制边界的值填充，这样插值器永远在有效范围内，不用额外加边界判断逻辑。这样面积多花几个寄存器，但逻辑简单很多。你提到实时性，AXI4-Stream的ready/valid握手要处理好反压，不然行缓冲会被撑爆。海思那边比较看重流水线停顿的处理，建议你画个状态机：空闲、接收行、插值输出、换行。如果面试官追问缩放系数不是2/3这种简单比例怎么办，比如1080P转768P，你就说用定点数累加器，每输出一行加上源行步长，取整决定换行时机。最后提醒一句，面试时别只给计算过程，主动提一下你会在仿真时用随机数据测边界，面试官会觉得你考虑周全。你后续还有别的厂面试吗？

个人感觉你面试官问的不只是深度公式，更想看你有没有调流水线的意识。1080P转720P，垂直缩放因子2/3，双线性插值需要两行数据，但实时Stream下你没法等整行收齐再处理，所以行缓冲深度是输入行宽1080，配合乒乓结构存两行。深度算错丢帧的原因在于：如果缩放比例不是整数，垂直坐标累加器进位时可能同时读两行缓冲的同一地址，导致数据冲突。工程上常用双缓冲加写地址提前一拍生成，读地址由垂直映射累加器控制，进位信号触发行缓冲切换。边界处理我建议用最近邻扩展，把行首行末像素复制到缓冲边界外一个位置，这样插值器永远不越界。另外AXI4-Stream的ready/valid握手要加一级FIFO做弹性缓冲，不然反压时行缓冲数据会被覆盖。你当时有没有跟他提缩放系数用定点数表示？

行缓冲深度这个坑我踩过，说细点吧。你的场景是1080P60实时进，720P出，AXI4-Stream像素速率148.5MHz，行有效1920。双线性插值垂直方向需要上下两行，但注意不是存两整行就够——因为缩放映射是非整数坐标，垂直方向你每输出一行要跳H_out/H_in=2/3行，意味着你有时需要读同一行两次，有时需要跨行。所以标准做法是深度19202，用双缓冲，一个写一个读，写指针每行清零，读指针由累加器控制。深度19201行不够，因为读指针可能落在还没写完的行上，丢帧就出在这里。边界处理上，海思面试官其实想听你提镜像复制或者复制边界像素，千万别用补零，因为补零在双线性插值里会产生渐变色带。我建议在行缓冲的读写地址生成器里加个检测：当读地址等于0或1919时，把对应边界像素值硬连线到插值器的边界输入口，这样不用额外存储，面积增加很少。你还可以提一句关于缩放比例不是2/3的情况，比如1920转1280，垂直因子是2/3还是5/8？不同比例会导致行缓冲读取策略不同，可以用一个BRAM按行号索引，不用乒乓结构，但深度仍然是输入行宽。最后提醒下，面试时画个简单的时序图解释读地址和写地址的相位关系，比纯口述有说服力。你当时画图了没？

个人感觉你面试官真正想听的不是深度公式本身，而是你怎么处理流水线里的读写冲突。1080P缩720P，垂直缩放因子2/3，双线性插值垂直方向需要上下两行，但实时Stream下写地址一直往前推，读地址由累加器控制，每输出一行才跳一次。如果写地址超过读地址，读到的就是旧数据，丢帧就出在这里。工程上常用双缓冲加写地址提前一拍生效，读地址由垂直映射累加器的整数部分决定，进位信号触发换行。边界我建议在行缓冲两端各扩一个位置，用复制边界的值填进去，这样插值器永远不越界，也不用额外写边界判断逻辑。另外AXI4-Stream的ready/valid反压记得加FIFO做弹性缓冲，不然反压来时行缓冲尾端数据会被盖掉。你当时写代码时缩放系数用的定点数还是浮点？

这个问题其实分两个层面：第一层是数学推导，第二层是工程折衷。数学上，双线性插值垂直方向需要相邻两行，1080P行宽1920，所以最小深度是1920×2=3840个像素。但面试官说算不对会丢帧，关键点在缩放因子2/3不是整数，垂直坐标映射到源图时会有分数部分。假设你用一个累加器控制输出行号，每次加720/1080=0.6667的定点数，整数部分决定读哪一行，小数部分决定权重。当整数部分进位时，读地址要同时读两行缓冲的不同位置，如果缓冲切换时机不对，读地址可能落在还没写完的行上，读出的数据是上一帧的残留，这就丢帧了。工程上的常见做法是乒乓结构加写指针超前读指针一个像素，确保读地址永远指向已写完的数据。边界处理上，海思面试官其实想听你提镜像复制——把行首行末的像素值复制到缓冲边界外一个位置，这样插值器计算边界像素时永远有有效邻居。千万别用补零，补零在双线性插值里会让边界像素偏暗，产生渐变色带，面试官一眼就能看出来你没做过真实项目。还有一个容易忽略的点：AXI4-Stream的ready/valid握手必须处理好反压，否则行缓冲写指针会被阻塞导致数据覆盖。建议在行缓冲写入口加一个小FIFO做弹性缓冲，深度设成64或128就够了。你当时有没有跟面试官提你准备用BRAM还是寄存器阵列实现行缓冲？这俩在时序收敛上差别挺大的。

说实话，面试官让你现场手撕这个模块，重点根本不在「背出深度公式」，而是看你分析流水线数据依赖的过程对不对。你1080P缩720P，垂直方向缩放因子2/3，双线性插值需要上下两行才能算一个输出像素。行缓冲深度不是简单的19202，因为你在实时Stream里写地址一直在推进，读地址由垂直坐标累加器控制——每输出一行才跳一次。问题出在当累加器进位时，读地址可能指向当前正在写入的行缓冲位置，如果写指针已经盖过去了，读到的就是新数据，但如果你读的是还没写完的位置，读出来就是上一帧残留，这就是丢帧的根源。工程上常见的做法是深度取输入行宽1920，做双缓冲乒乓，同时保证写地址永远比读地址提前至少一个像素位置。边界处理我建议用镜像复制：把行首和行末的像素值复制到缓冲边界外一个位置，这样插值器计算边界像素时永远能读到有效值，不会出现黑边。你当时写代码时，缩放系数用的定点数还是浮点？定点数位宽选了多少？