2026年FPGA校招笔试题：手撕Verilog实现AXI4-Stream实时视频缩放，双线性插值行缓冲深度怎么算？求具体推导和边界处理

行缓冲深度这事，面试官问得最多的其实不是背公式，而是你能不能从数据流角度讲清楚。双线性插值需要两行原始数据才能算出一行目标像素，所以行缓冲至少得存两行——但为什么常见做法是存三行？因为1080P输入、720P输出，缩放因子是2/3，读地址不是整数跳的，你从第0行和第1行插值算完第0行输出后，下一拍就要用到第1行和第2行，如果只存两行，这时候第0行刚释放、第1行还在，但第2行还没进来，就断流了。所以实际工程里行缓冲深度是窗口行数加1，也就是3行。这多出来的一行是给读写指针错开用的，和乒乓操作一个道理。边界处理更直接：别想着镜像复制搞复杂，面试官考的是你能不能意识到边界处权重要归一化。比如最左侧像素，插值窗口会跑到坐标-1去，这时候把-1位置的像素值用第0列复制一份，同时把插值系数从[1-d, d]改成[1, 0]就能避免非整数地址读取。BRAM分配上，1080P一行1920像素，每个像素假设24bit RGB，一行约5.7KB，三行就是17KB，一个块RAM通常36Kb（4.5KB），你要用4个块RAM才能存下，面试官常问为什么不用分布式RAM——因为分布式RAM面积大，而且你还要留余量给后续处理。时序上，行缓冲读使能必须比写使能提前一个时钟周期，否则流水线会气泡，这个细节写在代码注释里绝对加分。你目前是在哪个工具链上做仿真？Vivado还是Modelsim？不同工具对BRAM推断的规则有细微差别。

直接给结论：1080P缩放到720P，双线性插值行缓冲深度建议3行。原因是插值窗口高度为2行，但为了保证流水线不因为读写地址错位而断流，需要多存一行作为滑动窗口的过渡。边界处理不用想复杂，简单复制边界像素就能满足面试官要求，还能省逻辑。注意在边界处把插值系数强制设为1和0，避免计算到负坐标。BRAM数量你按每行像素数乘位宽算就行，记得留一两个备用。追问一句：你缩放系数是固定值还是可配置的？固定值的话行缓冲地址生成可以用计数器简化。

老实说，这道题在面试里考的是你能不能把数据流和物理资源之间的拉扯讲清楚。1080P缩到720P，缩放比2/3，双线性插值需要两行原始数据才能算一行目标像素，所以行缓冲最少两行——但面试官真正想听的是为什么实际做三行。原因出在地址生成上：你从第0行和第1行插值出第0行结果后，下一个输出像素要用到第1行和第2行，如果只存两行，此时第0行已经释放、第1行还在，但第2行还没从AXI4-Stream读进来，流水线就断了。多存一行本质上是给读写指针留一个时钟周期的错位空间，和乒乓操作的道理一样。边界处理更别想复杂，面试官考的是你能不能意识到窗口出界时系数要归一化。比如最左边像素，窗口会跑到坐标-1，这时候把-1位置的像素用第0列复制一份，同时把插值系数从[1-d, d]改成[1, 0]就完事，镜像复制反而多耗逻辑。资源方面，BRAM数量按每行1920像素乘位宽算，1080P RGB888大概每行192024=46080bit，用一块18Kb BRAM能存大概380个像素，所以一行需要50块左右，三行就是150块，这数字很大，面试官一般会追问你怎么省。常见做法是用分布式RAM代替小尺寸行缓冲，或者把缩放拆成水平缩放和垂直缩放两个模块，水平缩放用少量行缓冲做临时存储，垂直缩放再单独算。你如果能把AXI4-Stream的tready反压信号和行缓冲的满空标志联动起来讲，面试官会觉得你有工程sense。另外提醒一句，固定缩放比时地址计数器能用加法器简化，不用每次都算乘法，能省LUT。追问：你打算用BRAM还是分布式RAM？这会影响你行缓冲的读写时钟域设计。

行缓冲深度是窗口行数加1，双线性插值窗口两行，所以三行。边界直接复制边缘像素，不要用镜像，面试官主要看你能否解释清楚系数归一化——比如左边第一个像素，把-1坐标的像素值用第0列代替，同时把插值系数设成1和0。追问：你AXI4-Stream的tready是用组合逻辑还是寄存器输出？这会影响你行缓冲的握手时序。

行缓冲深度这个问题，面试官其实不是真想让你当场算出一个精确数字，而是看你能不能从数据流和资源两个角度讲清楚。双线性插值窗口高度是两行，所以理论上行缓冲至少存两行，但实际工程里常见做法是存三行——因为1080P缩到720P，缩放因子2/3，地址不是整数跳的，你从第0行和第1行插值出第0行结果后，下一拍就要用到第1行和第2行，只存两行的话，第0行刚释放、第1行还在，但第2行还没从AXI4-Stream读进来，流水线就断了。多存一行本质上是给读写指针留一个时钟周期的错位空间。边界处理别想复杂，镜像复制在FPGA里反而多耗逻辑和时序，直接复制边缘像素就行，同时把插值系数强制设为1和0，避免计算到负坐标。资源上，1080P每行1920像素，位宽按8位算，三行需要192083=46080比特，用BRAM的话，Xilinx 7系列一个BRAM是36Kb，两个就够，但建议留一个备用。追问一句：你准备用寄存器还是BRAM实现行缓冲？这会影响你tready信号的时序。

个人感觉校招面试里这道题，面试官最想听的其实是行缓冲深度和BRAM分配之间的权衡，而不是单纯背公式。双线性插值窗口两行，所以缓冲深度至少两行，但1080P缩到720P时，读写地址不是对齐的，你从第0行和第1行算完第0行输出后，第2行还没进来，如果只存两行，第0行释放后第1行还在，但第2行数据到达时，第1行和第2行才能组成新窗口，中间会有一个周期的空档。多存一行就是把这一拍错开，流水线不断。边界处理更直接：复制边缘像素，同时归一化系数，比如最左边像素，把-1坐标的像素值用第0列代替，插值系数从[1-d,d]改成[1,0]。面试官追问的点往往在资源优化上——用BRAM实现行缓冲时，要注意BRAM的读写端口冲突，因为同一时钟周期可能要读两行数据，所以建议用真双口BRAM，一个端口读第N行、另一个读第N+1行。另外，1080P每行1920像素，三行就是46080比特，一个36Kb BRAM能存不到两行，所以至少需要两个BRAM，但实际因为地址宽度和位宽对齐问题，可能要用三个。时序方面，tready用寄存器输出会比组合逻辑多一拍延迟，但能提高频率，具体看你模块的时钟约束。建议你写代码时先画一个数据流时序图，把读地址、写地址、行缓冲写入使能这些信号对齐，面试官看到你画图思路就会觉得你有工程意识。

行缓冲深度直接按「窗口行数+1」算就行，双线性插值窗口高度是2行，所以1080P缩到720P至少存2行，但实际工程里加1行变成3行更稳，因为缩放因子2/3导致读写地址错位，只存2行流水线会断一拍。边界处理别搞镜像，复制边缘像素然后强制把插值系数改成1和0就够用。面试官追问BRAM分配的话，记得说真双口BRAM可以同时读两行，避免冲突。

双线性插值的行缓冲深度，面试官其实不是要你背3行这个数，而是看你能不能从数据流和资源两个角度讲清楚。1080P每行1920像素，8位深，2行需要19202=3840字节，用BRAM足够，但为什么常见做法是3行？因为缩放比2/3时，你从第0行和第1行插值出第0行输出后，下一拍需要第1行和第2行，只存2行的话第2行还没从AXI4-Stream读进来，流水线就断了。多存一行本质上是给读写指针错开一拍，和乒乓缓存一个道理。边界处理更直接：复制边缘像素，同时把插值系数强制设为1和0，避免算到负坐标。面试官可能会追问tready的时序——如果用组合逻辑输出，握手信号容易毛刺，建议用寄存器输出，代价是多一个周期延时。你目前是自己搭仿真环境验证还是只刷面经？

说实话，这道题在2026年校招里出现频率挺高的，但很多人只记住了「行缓冲深度=窗口行数+1」这个结论，面试官一追问就卡住了。我建议你从三个层次准备。第一层：推导为什么是3行而不是2行。1080P缩720P，缩放因子2/3，地址不是整数跳的——比如你从第0行和第1行算出目标第0行后，下一个目标像素要用到第1行和第2行。如果只存2行，此时第0行刚释放、第1行还在，但第2行还没从AXI4-Stream读进来，流水线会空一拍。多存一行本质上是给读写地址的相位差留缓冲，和乒乓操作一样，让BRAM的读端口永远能拿到连续两行数据。第二层：边界处理别想复杂。镜像复制在FPGA里反而多耗LUT和时序，直接复制边缘像素就行，同时把插值系数归一化——比如最左边像素，把-1坐标的像素值用第0列代替，系数从[1-d, d]改成[1, 0]。面试官要是追问系数归一化，你就说这是为了避免亮度突变，不是单纯屏蔽黑边。第三层：资源优化。1080P每行1920像素，位宽8位，3行需要46080比特，用BRAM的话，Xilinx 7系列一个BRAM36k约36Kb，两个就够，但要注意真双口BRAM才能一个时钟周期同时读两行。面试官常挖的坑是：你写Verilog时行缓冲地址怎么生成？建议用两个计数器，一个记当前输入行号，一个记当前输出行号，两者相减得到偏移量。你目前仿真用的工具链是Vivado还是Modelsim？不同工具对BRAM例化的写法有细微差别，容易踩坑。