2026年FPGA校招，手撕Verilog实现一个AXI4-Stream实时Canny边缘检测，非极大值抑制的流水线怎么设计才能满足1080P60？

面试官问这个其实是想看你有没有真正想过面积和时序的取舍。1080P60每行1920个像素，时钟大概148.5MHz，用双端口BRAM做行缓冲确实省LUT，但你要同时读两行再加当前行，BRAM端口可能不够用。个人建议：梯度幅值和方向各用两个移位寄存器链做3×3窗口，方向单独存一份，不跟幅值混着存。边界直接复制第一列和最后一列的值，面试官一般不会纠结这里，但你说出补零和复制两种方案的代价就够了。

我去年秋招也被问过类似题，最后选了用分布式RAM做行缓冲，因为BRAM读延时大一拍，流水线容易多打一拍反而麻烦。具体做法是：开三个shift register做3×3窗口，每个shift register长度等于图像宽度，用写使能控制数据流动。梯度幅值和方向分别走两套一样的窗口逻辑，方向在NMS比较时直接查表判断当前像素是不是沿梯度方向的局部最大值。注意方向量化成四个区间（0度、45度、90度、135度），每个区间对应两个邻域像素。边界问题我用了补零，但面试官追问为什么不用复制，我说复制会让边缘出现假边缘，补零至少不会引入错误梯度方向。他挺满意的。另外记得把NMS的valid信号和像素数据对齐，AXI4-Stream的tready反压要处理好，不然流水线会被卡死。这里有个坑：如果你用BRAM做行缓冲，反压时BRAM写使能不能随便停，否则数据错位，最好用移位寄存器加使能门控。

1080P60的像素时钟接近150MHz，用移位寄存器做窗口比BRAM更安全，因为BRAM的读延时在高速下容易造成时序违例。我的方案是：开三个深度为1920的移位寄存器链，每个链用SRL32级联，写时钟就是像素时钟。梯度幅值和方向数据同时进入三行缓冲，每来一个像素，三行数据同时右移，这样窗口中心永远是最新像素。方向量化成0、45、90、135四个值，用组合逻辑判断当前像素是否大于沿方向的两个邻居。边界像素直接取0幅值，这样边界点会被抑制掉，不影响内部结果。面试官如果追问资源，你可以说三个SRL16E加少量LUT就能搞定，比BRAM省不少布线资源。

面试官要看的是你理解流水线里的数据对齐。1080P60每行1920个像素，148.5MHz时钟下，用移位寄存器链做行缓冲比BRAM更稳妥——BRAM读延时多一拍，反压回来方向数据容易错位。我的做法是开两个深度为1920的SRL链分别存幅值和方向，写时钟就是像素时钟，SRL写使能跟tvalid走。方向量化成0/45/90/135四个区间，NMS比较时用组合逻辑判断当前像素是不是沿梯度方向的最大值，边界直接补零幅值，方向随便填个0，反正比较结果会被抑制掉。这样面积比BRAM省一半，时序也干净。追问一句：你目前是把方向和幅值做在一个FIFO里还是分开存的？

你卡在NMS流水线上很正常，因为要同时处理三行数据、梯度幅值和方向，稍微没对齐就出野值。我去年实习时照搬了Xilinx的Canny参考设计，发现它用BRAM做行缓冲，但反压时BRAM读端口会停顿，导致窗口中心像素漂移。后来改成分布式RAM加移位寄存器，每个line buffer用SRL32级联成深度1920的链，写使能沿链传播，读指针永远追着写指针走，反压时直接停写使能就行。方向数据我单独存了一份一模一样的移位寄存器链，不跟幅值混着读，这样NMS比较时幅值和方向总是同步的。边界处理我用的是复制边界像素，因为补零会在上边界引入假梯度，面试官追问为什么不用补零时，我说复制能保持梯度方向连续性，假边缘更少。他接着问复制会增加多少资源，我说每个边界额外加两个MUX选通最近有效像素，大概多20个LUT。最后他让我画了流水线stage图，第一级是SRL写入，第二级是窗口读取和方向判定，第三级是NMS比较和有效信号对齐。建议你把这三级的时序图画清楚，面试时直接手绘比代码更直观。你目前是用Verilog还是SystemVerilog写？

先说你最关心的资源取舍，再说面试官真正想考察的东西。1080P60下每行1920像素，像素时钟大约148.5MHz，这个频率对FPGA而言不算高，但BRAM的读延时确实是个隐患。BRAM读数据固定多一拍，意味着你从BRAM读出的行数据要比当前写入行落后一个时钟周期，为了对齐三行数据窗口中心，必须额外打一拍寄存器，这样窗口就变成了3×4而不是3×3，NMS比较时方向邻居坐标会错位。移位寄存器链的优势就在这里——SRL32的读延时是组合的，写使能打过来后数据在同一个时钟沿就出现在输出端，窗口中心天然对齐。三个链加起来需要19203=5760个SRL32单元，也就是180个SRL16E，加上方向链再翻倍，总共360个SRL16E，大概占用700个LUT左右，比双端口BRAM占用几百个LUT外加一个BRB不动还省布线资源。面试官追问边界处理，其实是想看你对数据流边界条件的理解。补零和复制两种做法对内部NMS逻辑没有影响，因为边界像素的梯度幅值本来就不参与真实边缘判定，但补零会在上边界产生幅值从0跳到正常值的突变，导致边界行出现假边缘；复制则是把边界像素的梯度延续到外面，不产生突变。我会选复制，因为复制只需要在行缓冲的写使能上做文章——第一行数据写入时，把SRL链输出端接回输入端，相当于把第一列的值重复写到左边边界，资源零增加。补零需要额外MUX选通0值，反而多几个LUT。面试官最后会问你代码框架怎么组织，我建议用三个always块：第一个负责AXI4-Stream握手和像素写入行缓冲，第二个负责窗口数据读取和方向量化，第三个负责NMS比较和输出有效信号。每个always块里只做一件事，流水线stage用寄存器隔开，这样面试官一眼就能看出你懂流水线分割。你准备手撕时，记得先把行缓冲的读写地址关系想清楚——写地址永远等于像素列号，读地址是写地址减1和减2，用组合逻辑算出来就行，不需要计数器。你目前在用哪家FPGA的板子做验证？这会影响SRL原语的例化写法。

面试官追问边界处理时，你千万别只说「补零」或「复制」就停住。他真正想看的是你能否根据梯度方向决定边界策略。我的做法是：对于图像上边界，梯度幅值行缓冲里第一行数据还没填满时，NMS比较窗口中心像素需要用到上邻行，这时直接拿第一行有效像素复制一份当上邻行，而不是补零。因为补零会让梯度方向指向零幅值，产生假边缘，尤其Canny的双阈值滞后环节会把这种假边缘放大成连续轮廓。方向数据也一样，边界像素的方向我直接填0（即不抑制），这样边界点不会被NMS误杀，但会留给双阈值去判断。资源上，三个SRL32链存幅值，方向链用更窄的2bit存四个区间，总共大概400个LUT加几个MUX，比BRAM方案省出的布线资源刚好给后面的双阈值模块用。你目前是用双阈值滞后还是单阈值？如果面试官接着问滞后环节怎么流水，你得提前想好怎么在同一个时钟域里处理高低阈值的状态机。

1080P60的流水线NMS，核心矛盾在于行缓冲的读延迟和方向数据的同步。如果你用双端口BRAM做行缓冲，读端口默认多一拍，意味着从BRAM读出的第二行数据比当前写入的第三行晚一个时钟周期。为了对齐三行窗口，你不得不再打一拍寄存器，窗口中心就从真正的中心像素偏移到了前一列。更麻烦的是，方向数据如果存储在另一个BRAM里，同样的读延迟会导致方向与幅值错位一个时钟，NMS比较时拿当前像素的梯度方向去判断上周期像素的邻域，结果全是乱的。移位寄存器链（SRL32级联）天然没有读延迟问题——写使能沿链传播，组合逻辑输出当前写入位置的数据，窗口中心永远对齐最新像素。方向数据必须单独复制一套完全一样的SRL链，不能复用幅值的链，因为幅值和方向的写时钟虽然相同，但NMS比较时要求幅值和方向在同一个时钟沿同时到达比较器。我实习时踩过这个坑：为了省资源把方向和幅值存在同一个BRAM的不同字节，结果读出来还要拆字节再打拍对齐，反而多用了50个LUT。边界处理推荐复制边界像素：对第一列和最后一列，用MUX选通最左或最右有效像素，而不是补零。补零会在图像左边界产生梯度方向指向零值的假边缘，Canny的滞后阈值会把这些假边缘连成竖线，调试时很难看。复制边界只增加两个MUX，大约20个LUT，但能避免假边缘。你如果被追问复制边界为什么不增加BRAM深度，可以说「复制操作在流水线中通过MUX选通当前行缓冲的边界数据，不额外消耗存储，相当于把边界处理逻辑放在流水线的数据选通阶段」。最后提一句AXI4-Stream握手：tvalid和tready反压时，所有SRL链的写使能必须同时停，否则行缓冲内的数据会错位。你可以用一个全局反压信号同时门控所有SRL的写使能，方向链和幅值链用同一个反压信号，确保两套链在反压期间保持同步。你目前有现成的AXI4-Stream Slave接口代码吗？如果没有，建议先写一个简单的valid-ready握手模块，再套上NMS流水线，否则面试时容易在握手逻辑上花太多时间。

面试官考NMS流水线其实就想看两件事：数据对齐和反压处理。1080P60下每行1920像素，148.5MHz时钟，用BRAM做行缓冲最大的坑是读延迟多一拍，导致3×3窗口中心偏移到前一列，方向数据如果也从BRAM读，会跟幅值错位一个时钟。我实习时踩过这坑，后来改成SRL32级联做行缓冲，写使能沿链传播，读输出是组合逻辑，窗口中心天然对齐当前像素。方向数据必须单独复制一套完全一样的SRL链，不能跟幅值混着存，否则NMS比较时方向到达比较器的时间对不上。边界我用的复制边界像素，因为补零会让梯度方向指向零幅值，Canny双阈值滞后会把这种假边缘放大成连续轮廓。面试官追问复制增加多少资源，我说每个边界加两个MUX选通最近有效像素，大概多20个LUT。他接着让我画了流水线波形图，重点标出反压时写使能怎么停、窗口数据怎么保持。这里有个容易忽略的点：AXI4-Stream的tready反压回来时，如果只停写使能但不清空SRL链，数据会一直停留在当前窗口，反压解除后直接继续，不需要额外状态机。你目前是想用BRAM方案还是移位寄存器？如果选BRAM，记得把读延迟那拍在方向路径上也补上，不然时序对不齐。

个人感觉面试官更想听你说出BRAM读延迟导致窗口偏移这个痛点，而不是直接背方案。边界复制比补零好，因为补零在Canny里容易出假边缘。