2026年FPGA校招笔试题：手撕Verilog实现一个基于AXI4-Stream的实时图像直方图均衡化，BRAM和DSP资源怎么分配才能不爆？求具体代码框架

最近在准备2026年FPGA校招，刷到不少笔试题让手撕Verilog实现AXI4-Stream的实时图像处理。我想问一下直方图均衡化这个经典算法，在FPGA上做实时处理时，BRAM用来存直方图统计和映射表，DSP用来做像素映射和累加计算，但资源很容易爆。具体怎么分配BRAM和DSP才能满足1080P60帧的实时要求？有没有现成的代码框架或者流水线设计思路？求大神指点，最好能给出关键模块的Verilog代码示例和资源分配表。