2026年FPGA校招，海思面试官问手撕Verilog实现一个AXI4-Stream的实时HDR融合，多帧曝光怎么用流水线对齐才能不丢帧？

面试官问多帧HDR对齐，核心就一句话：用帧起始信号做握手，行缓冲做对齐，FIFO做速率匹配。你不需要真的缓存整帧，只需要缓存一行的数据，靠帧同步信号和行有效信号来控制读写指针。边界处理很简单，第一帧和最后一帧的缺失像素直接补零，因为HDR融合时暗帧补零不影响结果。代码框架就是三个FIFO分别缓存三帧的同一行，帧起始时清零读指针，行有效时同时读出。时序上关键路径在FIFO读侧加寄存器打一拍就行。追问：你面试时框架说清了吗？还是被追问了具体行数计算？

其实海思手撕代码更看重你的模块化思维，而不是把所有代码挤在一段里。多帧对齐全靠流水线级数对齐，不是真的同时到达。我的做法是用一个状态机控制三帧乒乓缓存的写使能，每来一帧的帧起始信号，状态机切换写目标，同时把之前缓存的帧数据按行读出。注意这里读指针要滞后写指针一个行周期，不然会读到未写入的数据。边界处理更简单，用计数器判断，如果当前行号超出某帧的实际行数，就输出复制的上一行像素，保证流水线不中断。面试官其实想听你考虑过行缓存深度和FIFO位宽的关系，4K60需要至少4个行缓存，每个深度为4096像素，位宽按12bit算，约49Kbit，够用。追问：你当时是直接手写还是先画框图？

抛开花哨的术语，面试官就是想看你能不能把一个实时的视频处理链路用Verilog拆成可综合的模块。多帧HDR对齐的本质是，你必须在同一拍把三帧同一位置的像素送到融合单元，而这三帧是先后到达的，所以必须用存储做时域对齐。我推荐用三个独立的同步FIFO，每个深度为一行像素数，写时钟是像素时钟，读时钟也是同一个，但读使能由帧起始信号触发的状态机控制。关键技巧是：每个FIFO的写指针在帧起始时复位到0，读指针在帧起始后的第二个行有效信号上升沿才使能，这样第一帧会滞后一行，第二帧滞后两行，第三帧滞后三行，从而实现行对齐。边界情况是，第一帧在读使能前会输出无效数据，这时用MUX选通有效帧的输出，或者直接给融合模块一个valid信号，让它只在三帧都有效时才计算。对于4K60，像素时钟约600MHz，注意FIFO要用BRAM实现，读延迟可以打两拍流水，不影响时序。个人感觉面试官更在意你有没有考虑过行缓存深度和帧缓存大小的取舍，以及边界时valid信号的生成逻辑。你复盘时可以画一下波形图，把帧起始、行有效、FIFO读写指针的时序画清楚，面试时边画边说会加分很多。至于代码框架，核心就三部分：帧起始检测状态机、FIFO读写控制器、边界补像素逻辑。另外提一下，如果面试官追问三帧乒乓，可以解释乒乓是为了避免写冲突，但HDR场景下三帧同时写不同FIFO，其实不需要乒乓，三个独立的FIFO就够了。你当时答到这里了吗？可以再想想。

面试官问这个其实就看你有没有把帧同步信号当握手用的意识。对齐不需要整帧缓存，一行FIFO就够了，帧起始复位读指针、行有效同步读出，三路FIFO读使能错开一拍自然对齐。边界补零就行，面试官更关心你行缓存深度算没算对。追问：你当时画架构图了吗？

我觉着这个问题的坑不在于对齐逻辑本身，而在于你怎么跟AXI4-Stream握手信号配合。面试官让你手撕，肯定不想看到你把valid和ready扔一边。我的做法是：帧起始信号来的时候，把三帧的行缓存写使能分别锁存，但读使能统一用行有效信号和一个滞后计数器控制。注意边界行——比如第一帧第一行，读FIFO时里面还是空的，这时候直接给融合模块一个补零标志，同时把valid拉低一拍，等三路都ready了再assert valid。这样流水线不会断，4K60的时钟约束下，FIFO深度设成4096像素，位宽按原始数据位宽就行，别用太深的异步FIFO，BRAM够用。追问：你当时有跟面试官讨论过帧起始信号和行有效信号的时序关系吗？还是直接开始写代码的？

兄弟，海思手撕代码其实考的是你debug的预判能力，不是真让你写出完整工程。对齐模块的伪代码我建议你这样搭：顶层就一个状态机加三个同步FIFO，状态机用帧起始信号跳转，每个状态对应把当前帧的行数据写入对应FIFO。读侧统一用一个行计数器，每来一行有效就同时从三个FIFO读数据，但读使能要延迟一拍——因为写侧刚写完一行时，读侧立刻读会读到旧数据。这个延迟用寄存器打一拍就行，面试官反而会问你为什么延迟，你答出来就加分。边界处理有个风险：如果曝光时间不同导致帧长不一样，比如长曝光帧行数多，那短曝光帧读到最后几行时FIFO已经空了。常见做法是补零，但我个人更倾向补最后一行的有效像素，因为HDR融合时暗帧补零会导致边缘出现黑带，而补复制像素至少保持连续性。另外别用乒乓缓存，三帧乒乓要六个存储块，BRAM吃不消，一行FIFO才是最省资源的。你面试复盘时可以跟面试官提你考虑过BRAM和LUT的trade-off，这比单纯说对齐逻辑更显水平。

兄弟，看你描述应该是面试时被追问了流水线对齐的细节，这个点确实是海思面试官爱深挖的。我说一个自己踩过的坑吧：我一开始跟你想法一样，用帧起始信号复位读指针，以为这样三路FIFO就能同时读到同一行的数据。但实际仿真发现，第一帧写入后，读使能立刻打开的话，读到的其实是上一帧残留的旧数据，因为FIFO写指针刚写了一个像素，读指针复位到0，读出来的是之前没被覆盖的垃圾。正确的做法是，帧起始信号到来时不要立刻复位读指针，而是先复位一个行计数器，同时把写使能拉高。等到帧起始信号后的第一个行有效信号上升沿，才把三路FIFO的读使能同时使能，但读地址要滞后写地址一个行周期——具体实现就是让读使能相对于写使能延迟一个行有效周期。这样第一行数据写进FIFO后，下一行到来时读使才生效，读出的正是上一行写入的数据，三路FIFO读出的像素就天然对齐到同一帧的同一行了。边界处理上，我建议用有效标志位而不是补零。因为补零会让HDR融合模块额外判断像素是否有效，反而增加组合逻辑。更好的做法是，给每个FIFO输出配一个valid信号，只有当前读出的数据属于有效行时才拉高，融合模块只在三路valid同时为高时计算。这样第一帧和最后一帧缺失的行直接通过拉低valid跳过，不产生无效数据，也不丢帧。你当时有跟面试官讨论过valid信号的时序余量吗？还是直接按补零思路写的？

我提供一个不同的视角：别一上来就想三帧乒乓缓存，海思4K60的场景下BRAM资源有限，更常见的做法是单行FIFO加状态机流水。核心思路是，把帧起始信号当作流水线的复位信号，用它来初始化一个行号计数器和一个帧号计数器。每来一个行有效信号，行号加一，同时把该行数据写入对应的行FIFO。读侧则靠另一个计数器，当行号大于某个阈值（比如第一帧的行数）时，从FIFO读出数据并打拍对齐。这里的关键是，写使能和读使能之间要有一个固定的延迟拍数，这个延迟由帧起始信号产生时的行号差决定。边界处理上，我倾向于在融合模块输入端加一个数据有效标志，当三路数据都有效时才输出计算结果，这样不会因为补零引入额外的像素处理，流水线也不会断。你面试时有没有画过行号和帧号的时序配合图？这是面试官判断你理解深度的关键点。

坦白讲，你被问到这个点，说明面试官已经默认你懂帧缓存的基本概念了，他真正想听的是你如何处理流水线深度与AXI4-Stream握手信号之间的耦合关系。4K60下像素时钟大概600MHz，如果你用三帧乒乓缓存，光写使能切换就需要一个状态机，但状态机里一旦插了valid/ready的backpressure，边界情况会非常恶心。我自己的做法是放弃乒乓，改用三个深度为一行像素的同步FIFO，帧起始信号到来时把写使能分别锁存到三个FIFO，读使能统一用一个行计数器控制，但这个计数器要滞后写侧一个行周期。具体来说，帧起始信号到达后，第一个行有效信号只写不读，第二个行有效信号到来时才同时使能三个FIFO的读，这样读出的数据天然对齐了上一行。边界处理上，如果某一帧较短，行计数器超过该帧行数时，我会把该路FIFO的读使能拉低，同时让融合模块的输入valid保持拉高，但数据替换成上一拍的有效像素——这样比补零更平滑，面试官问起来你可以说这是为了避免HDR融合时暗帧边缘出现阶跃。另外，AXI4-Stream的tlast信号要单独处理，三路tlast在融合模块输出端做逻辑与，保证只有三路都完成一行传输时才拉高输出tlast，不然下游模块会以为一行提前结束。你复盘时最好把行计数器和帧起始信号的时序图画清楚，面试官看到这张图基本就不会追问了。你当时跟面试官确认过像素位宽和行长度是多少吗？这个直接影响FIFO深度选择。

个人感觉你被面试官带偏了，他问的是流水线对齐，但实际海思场景下4K60的时序余量很紧，你更应该关注的是FIFO读写时钟域的问题。三帧数据虽然是同一像素时钟域，但写使能由帧起始信号控制，读使能由行有效信号控制，这两个控制信号的相位关系才是关键。我的建议是：写侧用帧起始信号复位写指针，读侧用帧起始信号后的第二个行有效信号复位读指针，这样读指针天然落后写指针一行。边界补零没问题，但要注意补零时tvalid不能拉低，否则下游模块会以为数据流中断。你当时画过读写指针的时序波形图吗？没画的话赶紧补一张，面试官看到波形图比看代码更放心。