2026年FPGA秋招，手撕Verilog实现AXI4-Stream实时图像去雾，暗通道先验算法硬件化时BRAM不够，怎么通过行缓冲和流水线重排硬塞进去？求具体操作步骤

最近在准备2026年FPGA秋招，刷到一道手撕Verilog题：用AXI4-Stream实现实时图像去雾，暗通道先验算法。我试了下，光存储暗通道图就需要大量BRAM，资源根本不够。网上说可以用行缓冲和流水线重排来优化，但具体怎么操作？行缓冲深度怎么算？流水线怎么重排才能不丢帧？求大佬给个详细步骤，最好能附上资源估算对比，不然面试官一问就懵了。