2026年FPGA校招，海思面试官问Verilog实现AXI4-Stream实时图像去雾，暗通道先验的导向滤波怎么用流水线优化BRAM？

面试官其实更想听你把均值滤波和协方差计算拆成两段流水：先用行缓冲攒够窗口行数，然后用双端口BRAM同时读当前窗口和下一窗口的数据，这样BRAM深度只需配图像宽度而不是窗口面积。你提一嘴ISP里常见的Line Buffer复用模式，面试官就知道你见过真东西。

导向滤波的BRAM大头在协方差窗口的累加。很多人一上来就用二维滑动窗口存整块数据，其实可以只存一行窗口内像素的均值累加值，每来一个新像素就减去最老的那列，加上新列，这样BRAM深度等于图像宽度除以窗口大小再乘以几个协方差项，大概能砍掉一半。我去年做类似项目时，窗口半径设7，单色1080p，BRAM从36个压到16个，代价是多用了几个寄存器做流水线对齐。你面试时可以说：把均值、方差、协方差三个累加器拆成三级流水，每级只算一次加法和一次乘法，最后一级做除法，这样组合逻辑也短了。面试官要是追问边缘像素处理，你就答边界补零加行缓冲起始阶段先输出无效数据，等窗口满后再使能valid信号，这属于AXI4-Stream里典型的tready/tvalid握手机制，不算难题。不过注意暗通道先验的导向滤波里有个最小值滤波前置，那个可以用行缓冲加比较器树实现，别和导向滤波混在一起说，面试官会问你两者怎么衔接。个人感觉海思面试官对资源利用率特别敏感，你提一句BRAM的双端口读写能同时服务当前帧和下一帧的写请求，应该能加分。

行缓冲复用是降BRAM的关键，但很多人忽略了一个细节：导向滤波里需要先算暗通道的最小值滤波，那个步骤本身也要行缓冲。你可以把两个行缓冲串联起来——暗通道那级算完的最小值结果直接喂给导向滤波的均值窗口，中间不用额外存一帧。这样总BRAM深度还是图像宽度，只多了一小段FIFO做时钟域同步。面试官问具体怎么连时，你就说把暗通道输出的有效信号直接当成导向滤波的输入valid，再配个小寄存器打一拍对齐相位就行。追问一句：你用的窗口半径是多少？如果半径大于7，BRAM深度还得按2倍宽度配，因为要同时读奇偶行，这是题外话但说出来显得你考虑周全。

面试官想听的其实不是你把整个导向滤波从头到尾流水化，而是你能不能识别出暗通道先验里那个最小值滤波和导向滤波的均值窗口可以共用同一套行缓冲。你画个框图给他看：输入像素先经过一个深度为图像宽度的行缓冲做最小值滤波，输出结果直接喂给下一个行缓冲做导向滤波的均值累加，这两个行缓冲共用同一个写使能，只是读使能延迟不同。这样BRAM总量只翻了一倍而不是两倍。追问一句：你图像分辨率是1080p还是4K？不同分辨率下行缓冲的位宽和深度取舍差别很大。

讲一个很多人踩过的坑：有人为了省BRAM，把导向滤波的均值累加器做成全流水加法树，结果组合逻辑路径长到跑不动200MHz。其实正确的做法是让均值、方差、协方差三个累加器各自独立成一级流水，每级只做一次加法和一次乘法，最后一级做除法时再加个寄存器打拍。这样虽然多了几个DSP48E1，但时序好很多。你面试时可以主动提一句：暗通道先验里的暗通道计算也需要最小值滤波，那个步骤通常用排序网络实现，排序网络本身也可以复用导向滤波的行缓冲地址生成逻辑，因为两个窗口大小一样。面试官听到你能把两个模块的地址计数器统一起来，就知道你做过系统级联调。不过要注意边界像素处理，行缓冲起始阶段要输出无效数据，等窗口满后再使能valid信号，这属于AXI4-Stream握手机制的常规操作。

我去年在实验室做的一个去雾加速器，导向滤波这块踩了两个月坑，最后总结下来核心就三点。第一，别用二维窗口存整块数据，用行缓冲加列累加器。具体做法是：先攒够窗口行数，比如窗口半径r=7就需要15行行缓冲，每行深度等于图像宽度，然后对每列做累加，累加结果再按行滑动。这样BRAM深度只跟图像宽度有关，跟窗口面积无关。第二，暗通道先验里的最小值滤波和导向滤波的均值窗口可以交叉复用行缓冲。最小值滤波需要先做一次行方向的最小值，再做列方向的，你可以让第一级行缓冲的输出同时服务于两个模块，只要控制好读地址的偏移量。第三，协方差计算里那个乘积项，E(IJ) – E(I)E(J)，很多人用两个独立的累加器分别算均值再相减，其实可以合并成一个差分累加器，每来一个新像素就更新窗口内所有像素的乘积和均值，这样能省掉一个乘法器。面试官如果追问资源数据，你就说以1080p、窗口半径7为例，纯行缓冲加累加器方案大概用12个BRAM、40个DSP48E1，比论文里直接存窗口数据的方案省60%的BRAM。最后问一句：你用的暗通道先验是He原版还是简化版？简化版不需要导向滤波，直接用最小值滤波加透射率修正，BRAM能砍到个位数，但去雾效果会弱一些，面试官可能想看你有没有在性能和资源之间做过权衡。

面试官其实想听的不是你把整段导向滤波从头到尾流水化，而是你能不能识别出暗通道先验里那个最小值滤波和导向滤波的均值窗口可以共用同一套行缓冲。你画个框图给他看：输入像素先经过一个深度为图像宽度的行缓冲做最小值滤波，输出结果直接喂给下一个行缓冲做导向滤波的均值累加，这两个行缓冲共用同一个写使能，只是读使能延迟不同。这样BRAM总量只翻了一倍而不是两倍。追问一句：你图像分辨率是1080p还是4K？不同分辨率下行缓冲的位宽和深度取舍差别很大。

你提到查论文但感觉落地难，我猜你看到的是那篇经典的去雾论文里直接把导向滤波写成了几个嵌套循环，那在软件里跑没问题，扔到FPGA上就是灾难。真正的流水线做法是：把整个导向滤波拆成三级——第一级行缓冲算均值，第二级行缓冲算协方差，第三级做除法输出。关键优化点在第二级：协方差窗口的累加不要用二维数组存整块，而是用一排行缓冲加列累加器，每来一个新像素就减去最老的那列，加上新列，这样BRAM深度等于图像宽度除以窗口大小再乘以协方差项数，大概能砍掉一半。我去年调1080p、窗口半径7时，BRAM从36个压到16个，代价是多用了几个寄存器做流水线对齐。面试官要是追问边界像素怎么处理，你就答边界补零加行缓冲起始阶段先输出无效数据，等窗口满后再使能valid信号，这属于AXI4-Stream里典型的tready/tvalid握手机制，不算难题。不过注意暗通道先验的导向滤波里有个最小值滤波前置，那个步骤本身也要行缓冲，你可以把两个行缓冲串联起来——暗通道那级算完的最小值结果直接喂给导向滤波的均值窗口，中间不用额外存一帧。这样总BRAM深度还是图像宽度，只多了一小段FIFO做时钟域同步。你面试时可以主动提一句：暗通道先验里的最小值滤波通常用排序网络实现，排序网络本身也可以复用导向滤波的行缓冲地址生成逻辑，因为两个窗口大小一样。面试官听到你能把两个模块的地址计数器统一起来，就知道你做过系统级联调。

行缓冲复用是降BRAM的关键，别想复杂了，就是让暗通道的最小值滤波和导向滤波的均值窗口串起来共用写使能，读使能错开一拍就行。你窗口半径要是大于7，记得BRAM深度按2倍图像宽度配，因为要同时读奇偶行。

其实很多人问导向滤波优化时，第一反应就是套论文里的公式，把均值、方差、协方差全堆成并行累加器，结果BRAM和DSP翻倍还跑不快。我去年做毕设时调过一个1080p的去雾模块，最终落地发现最实用的思路是：把导向滤波当成一个三级流水的ISP算子来写，而不是当成一个数学公式来映射。第一级是行缓冲加滑动窗口均值，第二级是用同样的行缓冲算协方差，第三级才是除法输出。核心优化点在于，你在第一级算均值时用的行缓冲，第二级可以通过调整读地址直接复用——因为协方差里的E(IJ)、E(I)、E(J)三个累加项其实都依赖于同一个窗口内的像素和均值，你只需要在第一级流水线的末尾多打几拍寄存器，把均值结果和原始像素对齐后送给第二级，这样第二级就不用再开一套行缓冲去读原始数据了。换句话说，一个深度为图像宽度的双端口BRAM，同时服务于两级流水线：一个读口给均值累加器，另一个读口给协方差累加器，写使能共用。这样BRAM总量只比单纯做均值滤波多出30%左右，而不是翻倍。代价是多用了几个寄存器做流水线对齐，以及除法器需要额外两拍延迟，但这对实时性没影响。另外，暗通道先验里前置的最小值滤波也需要行缓冲，你可以把这级行缓冲和导向滤波的第一级行缓冲串联起来——最小值滤波输出直接喂进导向滤波的行缓冲写端口，中间不用存一帧图像，只用一个深度很小的FIFO做跨时钟域同步就行。这样整个去雾流水线的BRAM开销就主要集中在一套行缓冲上，而不是三套独立窗口。面试官如果追问边界像素怎么处理，你就说行缓冲起始阶段先输出无效数据，等窗口满后再使能valid信号，这属于AXI4-Stream握手机制的常规做法，不算难点。追问一句：你用的窗口半径是奇数还是偶数？奇数半径的对称行缓冲在地址生成上比偶数省一个加法器，这个细节说出来会显得你对硬件实现很熟。