2026年FPGA校招，海思和寒武纪的面试风格有什么不同？手撕代码主要考哪些方向？

海思那边手撕代码很实在，我朋友去年面过，上来就让你用Verilog写一个两路视频缩放的行缓冲，时序不对直接追问你AXI4-Stream的ready反压怎么处理。寒武纪更偏算法映射，会给你一个简单的3×3卷积，让你算怎么用DSP48和BRAM资源最省。你AI加速背景的话，两边都沾边，但得针对性地练一下AXI总线的握手细节，不然海思那关容易栽。

海思和寒武纪的面试差异，核心在于他们做的产品不一样。海思做的是视频编解码、显示处理这类，所以面试官自然盯着你的流水线设计能力，尤其是AXI4总线时序——他们常让你画一个多路数据流的仲裁结构，或者手撕一个支持行缓存的行场同步模块。手撕代码的话，视频图像处理是主流，比如让你写一个YUV转RGB的流水线，或者一个简单的边缘检测滤波器，重点考察你对时序收敛和乒乓操作的掌握。寒武纪那边，你AI加速背景正好对口，但他们更关注你能否把算法层的东西映射到FPGA资源上。面试可能让你算一个8位量化卷积层需要多少DSP和BRAM，或者手撕一个脉动阵列的Verilog模板，再要求你优化它的延迟。一个容易被忽略的细节：寒武纪偶尔会问模型量化后的电路实现，比如让你写一个对称量化中scale和zero_point是怎么在硬件里做乘加的，这属于典型坑点。准备上，建议你先把AXI4-Stream的handshake协议和outstanding传输搞熟，海思那边基本是必问；同时拿一个简单的卷积加速器项目，把数据复用、资源拆解讲透彻，寒武纪那边就稳了。另外，手撕代码时多注意写testbench的习惯，两家面试官都挺看重验证意识的。你目前项目里用的是什么FPGA型号？不同器件对DSP和BRAM的约束差别挺大的，这会影响你面试时怎么答资源优化题。

其实你研二做AI加速，投这两家方向挺对的，但准备重点确实得分开。海思面试节奏比较快，手撕代码倾向于给你一个具体的视频处理子模块，比如双线性插值或者色彩空间转换，然后让你在规定时间内写出可综合的Verilog，同时要能讲清楚每一拍的数据流走向。他们不喜欢你写复杂的状态机，更看重流水线风格。寒武纪则喜欢让你从算法角度切入，比如先问你一个卷积层的计算量，然后让你用Verilog实现一个单输出通道的乘累加单元，再追问你怎么做流水线打拍以提升频率。一个实战技巧：准备寒武纪时，可以试着把YOLO里一个普通卷积改成脉动阵列结构，画出数据流图并估算资源，面试时能直接拿出来当例子。不用太担心面试官问特别偏的量化电路细节，一般问到scale和shift就够了。你现在有开始刷牛客网或者LeetCode的Verilog题吗？可以先从基础的计数器、状态机过渡到AXI握手模块，这样两边都能覆盖到。

海思那边手撕代码，我面下来感觉他们特别喜欢让你写带AXI4-Stream接口的模块。比如给你一个视频帧的数据流，要求你设计一个支持任意比例缩放的插值模块，Verilog里得处理行缓存和满空标志。他们不怎么问AI的东西，哪怕你简历写了AI加速，也大概率会被带偏到视频编解码上。寒武纪正好相反，面试官会盯着你的卷积核做脉动阵列映射，手撕代码可能是让你写一个8bit乘累加树，然后问你怎么复用DSP48以降低资源。一个取巧的办法：准备寒武纪前，先自己画一个最小脉动阵列的数据流图，确保能讲清每个PE什么时候计算、什么时候传递数据。你现在两边都投了，时间上打算怎么分配复习？

其实海思和寒武纪的面试差异，本质是产品导向不同。海思做视频芯片，对AXI4总线的握手机制抠得很细——他们可能会让你手撕一个可综合的AXI4-Stream FIFO，然后追问你ready信号拉低后，上游数据怎么处理才不会丢。手撕代码方向集中在图像预处理，比如双线性插值、色彩空间转换，这些模块通常要求你写出流水线结构，且要能分析关键路径。寒武纪那边，你AI加速背景是加分项，但他们更看重你能否把算法层的量化参数映射到硬件。比如会问你scale和zero_point在硬件里是用定点乘法还是移位实现，然后让你写一个支持对称量化卷积的Verilog模块。有个容易踩的坑：寒武纪有时会让你估算一个量化卷积层的资源，如果你只算了DSP忘记算BRAM的行缓存，面试官会追问到细节。你之前做AI加速时，有试过把YOLO的卷积层映射到脉动阵列吗？如果还没做过，可以拿一个3×3卷积练练手，画清楚数据流图。

两家公司的面试风格，说白了就是他们产品线的延伸。海思那边，你投的应该是做视频编解码或者显示处理的部门，所以面试官天然默认你该懂视频流水线。手撕代码的高频方向，我接触到的案例里，一个是写支持行同步和场同步的时序控制模块，要求你理解Hblank和Vblank怎么插入；另一个是写一个可配置的线性插值模块，Verilog里要能处理边界像素的镜像或者补零。他们特别在意状态机是否简洁，如果你用三段式状态机写了一个很复杂的视频缩放，面试官可能会让你改成流水线风格，因为视频数据是连续流，状态机反而容易成为瓶颈。寒武纪那边，你AI加速背景正好对路，但他们考察点更底层——会让你把一个卷积层拆成数据重用和计算单元，然后手撕一个脉动阵列的Verilog模板。量化电路是必问的，不过一般不会让你写完整的量化模块，而是让你解释对称量化和非对称量化在硬件实现上的区别，比如scale是浮点还是定点，zero_point的加法怎么融入乘累加。一个比较深的点：寒武纪偶尔会问你，如果卷积核大小不是3×3而是5×5，你的脉动阵列怎么调整数据流以减少BRAM消耗。这其实考察你对行缓存深度的理解。准备建议是：海思那边，刷几个AXI4-Stream的握手机制题，把ready和valid的反压逻辑写熟；寒武纪这边，找一篇脉动阵列的论文读一下数据流图，然后自己用Verilog实现一个最小系统。你目前有开始看AXI协议或者脉动阵列的代码吗？如果还没，可以先从Zynq的AXI4-Stream IP核文档入手，那里面有现成的时序图可以参考。

其实你研二做AI加速，投这两家方向正好，但准备时的思路得拆开，别指望一套东西通吃。海思那边，面试官大概率会盯着你的流水线设计能力，尤其跟视频数据流相关的模块。手撕代码我见过的例子，一个是让你写带行缓存的双线性插值，要求你处理好边界像素的镜像或补零，另一个是写一个支持行同步和场同步的时序控制模块，重点在于Hblank和Vblank怎么插入才不会丢数据。他们不太关心你的AI背景，哪怕你简历写了卷积加速，也会被引导到视频编解码的流水线上。这里有个容易忽略的点：海思的面试官对AXI4-Stream的握手机制抠得很细，可能会让你画一个多路数据流的仲裁结构，或者追问ready信号拉低后，上游数据怎么缓存才不会丢。你如果之前只做过卷积核的脉动阵列，最好抽时间补一下视频帧的逐行扫描和乒乓操作，不然面试时容易卡壳。寒武纪那边正好相反，面试官会盯着你的量化电路和资源映射，比如让你算一个8bit卷积层需要多少DSP和BRAM，或者手撕一个单输出通道的乘累加树，再追问你怎么复用DSP48来降低面积。一个实战技巧：准备寒武纪前，可以先拿YOLO里一个普通卷积层，自己画一遍脉动阵列的数据流图，标清楚每个PE什么时候计算、什么时候传递数据，面试时能直接当例子讲。你现在两边都投了，时间上打算怎么分配复习？是打算先集中刷海思的视频处理题，还是同步推进？

这两家面试差异的本质，是产品形态决定的。海思做的是视频编解码SoC，芯片内部数据流是典型的流式处理——帧数据按行扫进来，经过缩放、色彩转换、编码后输出，所以面试官天然默认你该懂帧同步、行缓存和AXI总线的反压机制。手撕代码时，他们常给一个带AXI4-Stream接口的模块，比如让你写一个支持任意比例缩放的插值核，Verilog里得处理好行缓存的读地址生成和满空标志，还要能分析关键路径。这里有个容易踩的坑：如果你只写了插值算法，没考虑行缓存怎么在BRAM里分配地址，面试官会追问到底。寒武纪那边做的是AI加速芯片，架构上更关注数据复用和计算单元的效率。面试官会让你把一个卷积层拆成权重固定、输入滑动和输出累加三个阶段，然后手撕一个脉动阵列的Verilog模板，重点在于每个PE的寄存器传递逻辑和最终的累加树设计。量化电路也是必问的，不过一般不会让你写完整的量化模块，而是让你解释对称量化和非对称量化的区别，然后推导scale和zero_point在硬件里是用定点乘法还是移位实现。一个更深入的准备思路：你可以试着把YOLOv3里一个3×3卷积层，分别用海思的流水线风格和寒武纪的脉动阵列风格实现一遍，对比资源消耗和时序约束，面试时能展示你对两种架构的理解。你之前做AI加速时，有试过把YOLO的卷积层映射到脉动阵列上吗？如果做过，可以重点准备那个例子，面试时当项目亮点讲。

先说结论：海思和寒武纪的面试差异，本质是产品形态不同导致的考察侧重点分化，你研二做AI加速，两边都沾边但准备时得刻意拆开练。海思这边，视频编解码SoC是他们的主力，所以面试官会默认你懂视频流水线里的帧同步、行缓存和AXI4总线反压机制。手撕代码高频题是带行缓存的双线性插值或色彩空间转换，要求你用流水线风格写，别搞复杂状态机。有个容易忽略的点：他们很在意你写Verilog时是否考虑了边界像素处理，比如镜像或补零，这直接影响到图像边缘的视觉效果。寒武纪那边，AI加速器架构是核心，面试官会让你拆解卷积层的数据复用和计算单元，然后手撕脉动阵列的Verilog模板，重点在PE之间的寄存器传递和累加树设计。量化电路会问，但一般不会让你写完整模块，而是让你解释对称量化里scale和zero_point怎么映射到定点乘加。一个实战技巧：去寒武纪面试前，自己画一个最小脉动阵列的数据流图，确保能讲清每个PE什么时候计算、什么时候传递数据，这样面试时能直接当例子用。你两边都投了，时间上打算怎么分配复习？是海思先面还是寒武纪先面？这个顺序会影响你刷题的优先级。

海思和寒武纪的面试风格差异，其实可以从他们做芯片的底层逻辑推出来。海思做的是视频编解码SoC，芯片内部数据流是流式处理——帧数据按行扫进来，经过缩放、色彩转换、编码后输出，天然对数据流的连续性和时序收敛要求极高。所以面试官会盯着你的流水线设计能力，尤其是AXI4-Stream的握手机制。手撕代码时，他们常给一个带AXI4-Stream接口的模块，比如让你写一个支持任意比例缩放的插值核，Verilog里得处理好行缓存的读地址生成和满空标志，还要能分析关键路径。这里有个踩坑点：如果你只写了插值算法，没考虑行缓存怎么在BRAM里分配地址，面试官会追问到底，直到你画出地址映射的乒乓操作结构。寒武纪做的是AI加速芯片，架构上更关注数据复用和计算单元的效率。面试官会让你把一个卷积层拆成权重固定、输入滑动和输出累加三个阶段，然后手撕一个脉动阵列的Verilog模板，重点在于每个PE的寄存器传递逻辑和最终的累加树设计。量化电路是必问的，但他们一般不会让你写完整的量化模块，而是让你解释对称量化和非对称量化在硬件实现上的资源差异，比如scale用定点乘法还是移位实现，zero_point怎么处理才不会增加额外加法器。一个容易被忽视的细节：寒武纪面试时可能会让你估算一个量化卷积层的资源，如果你只算了DSP忘记算BRAM的行缓存，面试官会追问到具体数字。你之前做AI加速时，有试过把YOLO的卷积层映射到脉动阵列并做过资源估算吗？如果有现成的数据流图和资源表，面试时可以拿出来直接讲，比现场推导更有说服力。准备建议：两边都投的话，先集中精力刷海思的AXI4-Stream和视频流水线题，因为这部分你AI背景不直接覆盖，需要额外补；寒武纪那块你本身有基础，只需要把脉动阵列和量化电路的理论再理一遍，画几张数据流图就行。不要试图用同一套代码去面两家，海思不认卷积加速，寒武纪不认视频缩放，分开准备反而效率更高。