正在准备2026年FPGA校招，海思的面试官让我手撕Verilog实现一个基于AXI4-Stream的实时视频直方图均衡化。我知道要算累积分布函数（CDF），但面试官追问怎么用流水线设计才能既满足1080P60帧的实时性，又不浪费BRAM存储整个直方图。有没有大佬分享过具体的推导过程？比如怎么用双口RAM或者乒乓操作来流水线计算CDF，边界情况怎么处理？求代码框架和资源对比，谢谢！
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