2026年FPGA秋招，海思和寒武纪的面试手撕代码主要考哪些方向？

海思手撕代码大概率是AXI4-Stream接口的实时图像处理，比如双线性插值或者简单的卷积加速，重点在时序控制和流水线设计。寒武纪那边更偏向脉动阵列的Verilog实现，或者量化后精度恢复的验证思路，不太会考特别复杂的算法。建议你先把AXI4-Stream握手逻辑和脉动阵列的PE结构写熟，这两块是基础。

其实两家风格差异挺大的，但核心都在考察你对硬件架构的理解，而不只是写代码。海思那边面试官经常拿一个实时视频处理的场景，比如8位灰度图做双线性插值，让你现场用Verilog搭一个流水线，关键要处理好行缓冲、像素重排和AXI4-Stream的tvalid/tready握手，时序收敛比功能对错更重要。我认识一个去年进海思的学长，他说面试官还追问了插值系数怎么用移位代替乘法，这个细节很加分。寒武纪则更偏向AI推理加速器，常见的题是设计一个8×8脉动阵列，或者写一个卷积层的权重固定后的数据流控制。量化后精度恢复偶尔会考，但通常是口述思路，比如如何用LUT替代浮点运算。另外寒武纪手撕代码有时会给你一段有bug的Verilog，让你找时序违规或资源冲突，这比纯设计题更难。建议你提前刷一下脉动阵列的paper，尤其是Systolic Array的经典结构，还有AXI4-Stream的官方协议。顺便问一下，你目前有没有做过相关的课设或项目？如果有的话可以重点包装一下。

海思的面试流程一般是两轮技术面加一轮主管面，手撕代码集中在第一轮。高频题是双线性插值，但难点不在算法本身，而在如何用Verilog实现行缓冲和像素地址生成，确保每拍输出一个像素。寒武纪那边更看重你对脉动阵列的熟悉程度，可能会让你现场画数据流图再写代码，建议先搞清楚PE内部乘加单元的时序。另外寒武纪偶尔会考量化后精度恢复，但更常见的是问你怎么在FPGA上做INT8推理，比如权重重排和缩放因子的处理。个人感觉你没必要同时准备两家的所有方向，先确定自己更倾向视频处理还是AI加速，然后主攻一个方向，另一家临时抱佛脚看看面经就行。你现在是研一还是研二？如果是研二的话，时间其实挺紧的，建议优先把AXI4-Stream和脉动阵列这两个模块的代码练熟。

海思那边手撕代码我面过两次，第一轮技术面基本是现场写一个双线性插值，但面试官不会让你从头写完整，而是给你一个8×8的输入窗口，让你用Verilog把行缓冲的地址生成和插值系数计算写出来。关键点在于你要理解行缓冲怎么做到每拍输出一个像素，以及插值系数怎么用移位代替浮点乘法。寒武纪更爱考脉动阵列，比如让你设计一个4×4的PE阵列，然后现场画数据流图，再写一个PE内部的乘加单元。建议你先把AXI4-Stream的tvalid/tready握手和行缓冲这两个模块练熟，剩下的根据面试官追问再发挥。你目前有开始刷这些模块的代码吗？

其实两家虽然方向不同，但底层都在考你硬件架构的流水线思维，而不是算法本身。海思的实时视频处理，比如双线性插值，难点不在于插值公式，而在于你用Verilog实现时，怎么处理好行缓冲的深度和地址跳变，以及如何保证每个时钟周期都能输出一个像素。我见过有人算法讲得头头是道，但一写代码就忘了考虑读使能和写使能冲突，导致面试官一直追问时序问题。寒武纪那边更抽象，他们会给你一个卷积层的参数，比如3×3卷积核、输入通道32，让你在FPGA上设计一个脉动阵列，重点是PE之间的数据流动方向和对齐。量化后精度恢复考得少，更多是口述思路，比如用LUT代替浮点运算。个人感觉你没必要同时深挖两家，先定一个主攻方向，比如海思就集中刷视频处理流水线，寒武纪就研究脉动阵列的经典论文，另一家临时看几篇面经就行。你现在研一研二？如果研二建议早点开始练，因为手撕代码需要肌肉记忆。

作为一个去年秋招同时面过海思和寒武纪的过来人，我想给你一个比较实在的建议：不要被网上说的「海思偏视频、寒武纪偏AI」给框死了，这两家其实都在考你对硬件架构的底层理解，只不过场景包装不同。

先说海思。他们的手撕代码高频题确实是AXI4-Stream接口下的双线性插值，但面试官真正想考察的是你如何处理数据依赖和流水线冲突。举个例子，给你一个640×480的灰度图做2倍放大，你需要用Verilog实现一个行缓冲模块，深度至少为640+1（因为双线性插值需要两行数据）。难点在于：当行缓冲写入新行时，你要同时读取上一行和当前行，这要求你设计好双端口RAM的读写地址，并且保证每拍都能输出一个像素。面试官往往会追问：如果输入帧率是60fps，你的行缓冲深度怎么算？AXI4-Stream的tvalid和tready握手怎么保证不丢数据？这些比单纯写插值公式难得多。

寒武纪那边，脉动阵列是必考，但考的不是让你从零写一个8×8阵列，而是给你一个部分结构，比如PE内部的乘加单元，让你补全数据流控制。我面的时候，面试官先画了一个2×2的脉动阵列，只标了输入输出端口，让我现场写出每个PE的Verilog代码，重点要处理好权重固定后数据如何在PE之间传递。量化后精度恢复考过一次，但只是口述，比如INT8推理时缩放因子怎么从训练好的模型提取、怎么用LUT实现反量化。

一个常见的误区是很多人只准备算法描述，忽略了时序约束。海思面试官经常在你写完代码后，问你最差路径的setup time怎么优化，或者让你在代码上加流水线级数。建议你练代码时，刻意加上时序分析，比如用Vivado跑一下综合，看看WNS是多少。

你现在是研一还是研二？如果是研二，时间确实紧，建议先吃透脉动阵列和AXI4-Stream握手逻辑这两个模块，其他的比如YOLOv8n加速器，可以只看数据流图不写完整代码，因为面试官一般不会让你现场写那么大的设计。

海思那个双线性插值，说实话很多人一上来就盯着插值公式背，结果面试官让你现场写行缓冲的地址生成逻辑，直接就卡住了。我认识一个去年面的哥们，他把算法讲得特别顺，但Verilog里读写使能冲突没处理好，面试官追问他怎么保证每拍都出一个像素，他支支吾吾说用FIFO，结果被反问FIFO深度怎么算，他完全没想过。其实这题的核心不是公式，而是你怎么用双端口RAM或者移位寄存器搭一个能同时读写两行数据的流水线，地址跳变和tvalid/tready握手才是重点。另外有风险的点是，面试官可能会让你用移位代替浮点乘法，比如插值系数0.25你就直接右移两位，这时候要考虑截位误差。如果你时间紧，建议先别碰YOLOv8n那种大加速器，把行缓冲和脉动阵列的PE结构练熟，这两块是两家都绕不开的基础。你现在有开始写这些模块的代码吗？

我去年秋招面了寒武纪两轮技术面，他们的手撕代码风格跟海思完全两个路子。海思喜欢给你一个实时视频处理的场景，让你现场搭流水线，重点是时序和握手。寒武纪那边更偏抽象，第一轮面试官直接给我一张白纸，让我画一个4×4脉动阵列的数据流图，然后写一个PE内部的乘加单元。这里有个很容易踩的坑：很多人以为脉动阵列就是简单的矩阵乘，但其实面试官想看的是你怎么处理数据复用和权重固定后的广播，比如输入特征图怎么从左到右流，权重怎么从顶到底广播，还有累加器的清零时机。他们偶尔也会考量化后精度恢复，但通常是口述思路，比如INT8推理时缩放因子怎么选，或者怎么用LUT把浮点系数转成定点。我建议你如果主攻寒武纪，先去读一下Systolic Array的经典论文，比如谷歌TPU那篇，搞清楚每个PE的时序和控制逻辑，然后自己手写一个单PE的Verilog模型，跑仿真验证数据对齐。海思那边可以放到后面再看面经，因为两家的准备方向其实不太一样，同时深挖容易顾此失彼。你目前是打算主攻哪一家，还是想两手抓？如果是后者，建议先定一个主攻方向，另一家靠短期突击面经就行。

海思考行缓冲和握手，寒武纪考脉动阵列和量化思路，两家的共同点是都看重你对时序和流水线的理解，而不是算法本身。你先把AXI4-Stream的valid/ready逻辑和双端口RAM的读写同步写熟，剩下的看面试官怎么追问再发挥吧。

我去年秋招主攻海思，面了两次技术面，手撕代码环节确实跟你听说的差不多——双线性插值是高频题，但面试官真正想看的不是你把插值公式背出来，而是你面对一个具体场景，比如640×480灰度图2倍放大，怎么用Verilog把行缓冲搭出来。这里有个很容易被忽略的点：行缓冲深度不是简单的640，因为双线性插值需要同时读两行数据，而写新行和读旧行是并行的，你得用双端口RAM或者移位寄存器，并且自己算好地址跳变，保证每拍都能输出一个像素。面试官追问最多的就是读使能和写使能冲突怎么处理，以及tvalid/tready握手信号怎么配合，这比插值公式本身重要得多。另一个常考的模块是AXI4-Stream下的卷积加速器，一般是3×3卷积，输入特征图8×8这种小尺寸，让你现场写一个滑动窗口生成模块，关键是把行缓冲、移位寄存器、乘法器阵列的流水线时序画清楚，同时考虑数据复用和带宽匹配。我建议你如果时间紧，别去碰YOLOv8n那种大加速器，先把行缓冲、脉动阵列PE、AXI4-Stream握手这几个基础模块练熟，面试官追问的时候能讲出为什么这么设计，比只会写代码得分高很多。你现在有开始写这些模块的代码吗？