2026年FPGA校招，面试官问Verilog实现AXI4-Stream实时视频缩放，双线性插值系数怎么用查找表优化BRAM？求具体推导和资源对比

双线性插值的系数本质上是小数权重，用定点数表示。假设你选8bit精度，那么每个像素位置需要存储4个权重（对应4个邻近像素）。分辨率从1080p缩到720p，缩放因子是2/3，系数表只需要存储缩放后目标像素的相位索引，大小等于目标行宽或列宽的权重组合。常见做法是只存一次权重表，然后按行/列复用。1280×720的目标宽度，每个位置4个8bit系数，总bit数就是128048=40Kb，一块BRAM就能塞下，比用LUT省得多。你面试时可以反问面试官：允许多少bit精度？因为精度越高BRAM深度越大，但8bit对视觉质量影响不大。推导的话，画个坐标映射图，把源像素和目标像素的偏移量归一化到[0,1)，再量化成整数索引就行。

先别急着纠结BRAM和LUT谁省，面试官想看的其实是你对「系数表复用」的理解。你想想，双线性插值的权重只取决于目标像素在源图像中的子像素偏移，而偏移是周期性的——比如从1920缩到1280，缩放因子是0.6667，那目标像素的相位索引每3个像素就会重复一次（因为30.6667≈2，刚好整数）。所以系数表不是按目标分辨率存满，而是按缩放周期的分母来定。1920/1280化简后是3/2，周期为3，所以系数表深度只需要3，每个深度存4个8bit权重，总大小才348=96bit。面试官追问为什么不用BRAM？因为96bit连一个LUT6都装得下，根本用不上BRAM。他真正考察的是你能不能把连续映射离散化成有限状态。推导过程：先求缩放比例M/N（最简分数），系数表深度=N，每个位置存4个权重，精度按1/N归一化。资源对比：用BRAM的话，即使深度只有3，BRAM最小配置也是512深，浪费99%；用分布式LUT则零浪费，但如果你精度要求高（比如12bit），周期又大（比如N=1000），那LUT吃不消，BRAM更划算。面试时顺便提一句，实际工程中还会把系数表做成双端口RAM，让行和列插值流水线同时读，这才是AXI-Stream实时性的关键。你当时回答的方向没错，只是缺了周期复用这个关键点。

面试官提到BRAM有限，其实是个常见的「陷阱」——他暗示你用查找表，但没说是用LUT还是BRAM。我猜他想听你分析不同精度下两者的取舍。给你个具体数字：假设你按每个目标像素独立存系数，19201080缩1280720，目标像素约92万，每个像素4个系数，8bit精度，总系数存储约3.68Mb，这明显得用BRAM。但如果你用我楼上说的周期复用，系数表只有几百bit，那就用LUT。面试官期待的推导应该是：先写坐标映射公式，X_dst = X_src 2/3，然后算小数部分X_frac = X_dst – floor(X_dst)，量化成整数地址。系数表大小 = 量化等级数 4 位宽。量化等级越多，插值越准，但BRAM消耗越大。比如量化到256级，表深256，4个系数，8bit，总大小8Kb，一块BRAM18K就能搞定；量化到64级，表深64，2Kb，用LUT更省，但图像边缘可能有锯齿。你可以在回答里补充：实际海思的FPGA方案里，常用9bit精度，表深512，用半块BRAM，因为BRAM有内置输出寄存器，时序更好。追问一句：你当时面试用的FPGA型号是哪种？不同系列的BRAM容量差异很大，比如7系列和UltraScale的BRAM18K和BRAM36K，决定了你选LUT还是BRAM的阈值。

面试官问BRAM有限，其实想听的是你能不能把系数表压缩到LUT能装下的级别。1920缩1280，缩放因子2/3，相位周期是3，系数表深度3，每个深度4个8bit权重，总共96bit，一块LUT6就够了。推导关键是把缩放比约成最简分数，分母就是表深。你答出周期复用，他基本就满意了。

你纠结BRAM和LUT哪个省，其实得先搞清楚系数表的复用粒度。双线性插值的权重只取决于目标像素在源像素格子里的子像素偏移，而偏移是周期性的——比如1920缩1280，缩放因子0.6667，相位每3个像素重复一次（因为30.6667≈2，整数）。所以系数表深度不是按目标分辨率存，而是按缩放周期的分母来定。1920/1280约成3/2，周期分母3，表深3，每深度4个8bit权重，总共96bit，一块LUT6就装下了，根本用不着BRAM。常见误区是有人直接按目标宽度1280存系数，那得40Kb，只能用BRAM，但面试官想要的是你看出周期复用。推导步骤：先写坐标映射X_dst = X_src 2/3，算小数部分X_frac = X_dst – floor(X_dst)，量化成整数地址；然后化简缩放比为M/N，表深N，每个位置存4个权重，精度按1/N归一化。资源对比：N=3时96bit用LUT，N=256时8Kb用BRAM18K。你当时可以反问他：系数精度允许多少bit？因为精度直接决定表深，8bit对视觉质量基本够用，但要是他要求16bit精度，就得权衡LUT和BRAM的时序了。

个人感觉你当时可以先画坐标映射图，把源像素和目标像素的偏移归一化到[0,1)，再量化成整数索引。比如1920缩1280，缩放因子2/3，目标像素坐标乘2/3后的小数部分有3种可能：0、1/3、2/3，所以系数表深度3，每项4个8bit系数，总共96bit。LUT6单块能存64bit，两块LUT6正好装下，比BRAM省很多面积和功耗。面试官说BRAM有限，其实就是引导你往周期复用上想，别傻乎乎按全分辨率存。你推导时把化简分数和相位索引说清楚，基本就过关了。

这个问题我面过类似场景，说下我当时推导的思路，供你参考。首先，双线性插值的系数本质上是目标像素在源像素格子内的子像素偏移量，这个偏移是周期性的——因为缩放比是两个整数的比值。以你的例子1920缩1280，缩放因子是1280/1920=2/3，化简后分子分母互质，周期就是分母3。这意味着每3个目标像素，子像素偏移的模式就会重复一次，所以系数表深度只需要3，而不是1280。每个深度存4个8bit的权重，总共96bit，一个LUT6就能装下。面试官提到BRAM有限，其实是想看你有没有意识到这种周期复用，而不是傻乎乎按全分辨率存。推导时你先把缩放比写成最简分数M/N，N就是系数表深度；然后画一下坐标映射，比如第n个目标像素对应源像素n2/3，它的子像素偏移是(n2/3) % 1，量化成整数索引就是(n2) % 3，索引范围0到2，正好对应深度3。资源对比上，如果按全分辨率存，系数表大小是128048=40Kb，需要一块BRAM18K；而用周期复用后只有96bit，LUT6就够，功耗和面积都省很多。面试官追问精度时，你可以说8bit量化对视觉质量影响很小，系数表深度3意味着每个权重用8bit表示，总精度损失在0.5%以内。最后提一句，实际设计中还可以把系数表做成双端口LUT，一边读当前系数一边预取下一组，流水线不中断。你当前是海思面试还是其他家？不同公司对时序吞吐的侧重点可能不一样，可以再聊聊。

面试官问BRAM有限，其实就是让你找周期。1920缩1280比例2/3，化简后分母3，系数表深度3，每项4个8bit，总共96bit，LUT6一块就装下了，根本用不上BRAM。推导时先约分再算相位周期，资源对比就出来了。你当时是怎么回答的？