2026年FPGA校招，手撕Verilog实现AXI4-Stream实时YOLOv8n卷积加速器，脉动阵列的PE数量怎么确定才能满足4K60帧？

面试官让我手撕Verilog实现YOLOv8n的卷积加速器，脉动阵列的PE数量怎么算？我查了资料说要根据输入特征图尺寸和卷积核大小定，但具体公式推导不清楚。比如第一层卷积输入是640x640x3，3×3卷积，步长2，PE阵列要多大才能流水线不卡顿？求大佬给个具体推导过程和资源对比，包括DSP和LUT占用。