2026年FPGA大赛备赛，用安路FPGA做实时AI语音关键词识别，MFCC和DNN怎么分工能最快出成果？求具体每日任务清单

时间只剩一个月，零基础情况下，建议你直接把MFCC和DNN当成两个独立模块来分，别想着深度融合。前两周死磕MFCC，因为它是实时系统的瓶颈，一旦MFCC算错或延迟高，DNN再准也没用。MFCC里有个小技巧：用查找表代替三角滤波器的乘累加，配合移位操作，能把DSP占用压到个位数，安路FPGA的DSP资源有限，省下来留给后面的DNN量化。后两周再上DNN，但别追求浮点精度，直接INT8量化，用流水线把帧和帧之间的计算重叠起来。每天建议投入4~6小时，第1~3天补Verilog基础，只看if-else和状态机，别碰复杂语法；第4~7天写MFCC的FFT和DCT模块，仿真通过就冻结；第8~14天调DNN接口，重点关注数据位宽匹配和跨时钟域；最后两周集成测试。一个常见误区是花时间优化DNN模型结构，但大赛更看重系统能跑通、延迟低，你甚至可以用现成的预训练权重，只做部署。如果卡在MFCC实现上，可以考虑先用Matlab或Python生成系数，再硬编码到ROM里，比现场计算快得多。你们打算用哪个安路型号？不同型号的DSP和BRAM数量差异很大，会影响查找表替换策略。

既然零基础，别想分工了，两人都先学Verilog基础，三天搞不定就换分工：一个人写MFCC，另一个人跑模型量化。MFCC用查找表替代乘法器是关键，DNN直接套安路官方IP核，别自己从头写。每日任务别列太细，抓住里程碑：第一周结束MFCC能出仿真结果，第二周结束DNN能推理一个样本，剩下两周就是连线加演示。

我先说结论：对于零基础一个月内做实时语音关键词识别，MFCC和DNN的分工本质上不是技术问题，而是风险控制问题。你只有30天，最怕的是到最后一周发现MFCC有bug导致DNN输入全是错的，或者DNN量化后精度崩了。所以我建议你采用「先通后优」的路线，而不是「先分后合」。具体来说，第一周不要写任何RTL代码，而是三个人（如果你们是三人组）分别做三件事：一个人用Python搭建完整的MFCC+DNN处理链路，验证模型精度和延迟预期；一个人学习安路FPGA的官方文档，尤其是PLL和IP核配置；第三个人把MFCC的FFT和DCT用SystemVerilog的testbench跑通安路提供的仿真库。第二周开始，Python链路的人把MFCC系数导出成ROM初始化文件，DNN权重做INT8量化，然后两个人并行写RTL：MFCC部分用查找表+移位，DNN部分调用安路的乘法器IP或直接用逻辑资源实现小规模全连接层。这里有个取舍：如果安路器件的DSP足够，DNN部分用定点乘法器会更省时间；如果DSP紧张，就用查找表完全替换，但会多消耗LUT。最后一周集成测试时，一定要先测MFCC单独输出的数据是否和Python结果对齐，再联调DNN。一个隐藏风险：安路EDA工具对跨时钟域的处理比较敏感，MFCC和DNN之间的FIFO深度最好留余量，至少1024比特。如果你现在连Verilog都没写过，那就别想着优化功耗或面积，先保证功能正确。另外，每天学多久取决于你们白天有没有课——如果全天可用，每天6小时以上；如果只能晚上挤时间，每天至少4小时，周末全搭进去。你们小组有做过FPGA相关实验吗？如果有，Verilog基础可以压缩到两天。如果没有，建议先跑通安路官方的一个LED闪烁例程，再改到你们的项目上，这会让你理解工具链和烧录流程，比直接看语法书效率高得多。

说实话，零基础一个月冲安路FPGA做语音识别，你们最该担心的不是MFCC和DNN怎么分，而是「哪里先崩」。我见过太多小组前两周各自为战，最后连顶层信号名字都对不上。我的建议很简单：前两周所有人一起啃MFCC，后两周再碰DNN。理由是这样——MFCC是你们唯一一个「算法复杂但功能固定」的模块，FFT、DCT、三角滤波器都有现成参考代码，出错能定位；而DNN一旦量化后精度崩了，你根本不知道是权重表错了还是乘法器位宽截断有问题。前两周集中做MFCC，三个人可以这样分：一个人写FFT的RTL并仿真，一个人写DCT和滤波器查找表，第三个人搭顶层连线并测安路的PLL时钟。每天固定下午对一遍接口时序，确保数据位宽和握手信号一致。这样做的好处是，到第15天你们手上有一个能跑通的MFCC模块，哪怕DNN最后只接了最简单的全连接层，演示也能出声。如果反过来先并行搞两个模块，大概率到第20天MFCC和DNN各自仿真通过，一联调全是跨时钟域错误。另外说个细节：安路FPGA的BRAM和DSP数量有限，MFCC里的三角滤波器别用乘法器，用查找表加移位代替，能省下至少一半DSP给后面的DNN量化。你们现在每天能投入多少小时？如果少于6小时，建议直接把DNN的隐藏层砍到一层，只保留输入输出，先确保演示能跑通再谈识别率。

别想太复杂。三周内能写通的只有MFCC，DNN直接用安路官方的IP核封装一下，权重预先在Python量化好塞ROM里。每天学Verilog不超过3天，第4天开始写FFT，写不通就抄开源代码改端口。集成测试留最后5天就够了，前面别浪费时间讨论分工。