2026年FPGA校招，手撕Verilog实现一个4K60帧实时视频去雾的暗通道先验，导向滤波的窗口大小怎么选才能兼顾画质和BRAM？

面试官问窗口大小，本质是想看你有没有从资源和效果两个维度去拆解问题，而不是背论文。先说结论：4K60帧下，3×3导向滤波基本是起步选项，5×5能稍微改善晕影但BRAM消耗翻倍不止。我做过类似项目，实际推导很简单——每个窗口对应一个局部均值计算，3×3需要缓存2行像素，5×5要4行，4K分辨率单行1920像素，按RGB888算每行约5.76KB，BRAM消耗分别是11.5KB和23KB左右。你面试时可以在纸上画出行缓冲示意图，说明3×3的窗口边缘效应更弱，对4K细节保留更好，而且去雾效果主要靠暗通道的粗估计（比如15×15分块）配合导向滤波平滑，窗口大小对去雾程度影响不大。一个常见风险是：面试官可能会追问导向滤波的均值计算能不能用积分图代替行缓冲，这时候你可以说积分图需要额外存储累加和，对4K连续帧反而增加延迟，行缓冲是更直接的流水线做法。建议你手撕代码前先画好时序图，面试官看重的是你考虑过这些取舍。你目前对行缓冲的乒乓操作和BRAM双端口配置熟悉吗？

3×3够用了，4K60帧下BRAM很金贵，窗口大了效果提升有限但资源翻倍。面试官更想看你有没有算过这笔账，而不是纠结论文里的最佳值。

这道题面试官其实在考你两件事：能不能把算法映射到硬件流水线，以及有没有资源意识。我先说窗口大小的物理意义——导向滤波的窗口决定了局部均值的平滑半径，窗口越大，去雾后的天空区域越均匀，但边缘处容易产生光晕伪影。对4K60帧来说，你的帧周期只有约16.7ms，每个像素处理时间约2.7ns，窗口大小直接影响你能用的计算深度。从BRAM角度算一笔细账：假设你用Xilinx的BRAM36K，每个可存储512x72bit，3×3窗口需要2行缓存，4K分辨率下每行1920x24bit=46.08Kb，所以至少需要2个BRAM36K（每个可存512x72bit，实际利用率约80%）。5×5窗口需要4行缓存，至少4个BRAM36K，但布线资源也会更紧张。我见过有项目用7×7窗口，结果BRAM消耗超过50%，导致无法布线，最后只能降帧率。所以优先从3×3开始验证，如果去雾后的光晕明显，再考虑用暗通道粗估计的分块大小来补偿。有个工程技巧：你可以把导向滤波的均值计算拆成两个一维滤波器，水平方向用寄存器链，垂直方向用行缓冲，这样BRAM只用于垂直缓存，窗口大小只影响垂直方向的缓存深度。另外面试官可能追问边界处理，你的做法是补零还是复制边界像素？这两种对BRAM消耗没影响，但复制边界在4K下会额外增加一小段组合逻辑，补零更省资源。你目前手撕Verilog时是打算用状态机控制流水线还是全流水寄存器打拍？这个问题能直接体现你对时序收敛的理解。从面试策略上说，建议你准备一个3×3的完整代码框架，再口头说明5×5的改动点，这就足够体现出你的工程判断力了。

其实面试官盯着窗口大小问，真正想看的不是你对论文参数背得多熟，而是你拿到一个算法后，能不能在面积、时序和画质之间做取舍。4K60帧下每行1920像素，RGB888是24bit，3×3窗口需要2行缓存，大概需要1920242 = 92160 bit，换算成Xilinx的BRAM36K大约3个（每个36Kb，实际用两三个），5×5要4行缓存，就是184320 bit，BRAM用量直接翻倍到5-6个。这个翻倍不是最要命的，要命的是布线——窗口大了，同一时钟周期内要同时读出更多像素，你的行缓冲写地址和读地址要错开，控制逻辑变复杂，时序收敛更容易崩。我建议你面试时不要只报数字，而是在纸上画个简图：3×3时用两个FIFO串联，每个FIFO深度1920，数据流进来后同时读当前行和上一行，配合寄存器组凑出3×3矩阵；5×5就要四个FIFO串起来，BRAM消耗翻倍，但FIFO深度不变。画完告诉面试官，你选择从3×3起步，因为去雾效果的核心瓶颈不在导向滤波的窗口，而在于暗通道的粗估计分块大小（通常15×15或21×21），导向滤波只是用来平滑暗通道的块状效应，3×3的平滑半径已经足够消除大部分方块感，5×5的提升肉眼几乎看不出。如果面试官追问积分图方案，你可以说积分图需要额外存储整帧的累加和，对4K连续流来说延迟和面积都更大，不适合流式处理。总结就是：先3×3保资源，实测去雾效果不满意再局部放大窗口，但校招阶段能讲清楚这个推导逻辑就已经赢了。顺便问一句，你们学校实验室有4K测试环境和Xilinx的Vivado工具链吗？没有的话可以先在720p下跑通再论证缩放。

窗口大小本质是BRAM和画质的交换比。3×3用2行缓冲，BRAM成本大概3-4个36K，5×5用4行缓冲，成本翻倍但去雾平滑效果提升很小，因为导向滤波的主要任务是把暗通道粗估计（比如15×15分块）的台阶感抹掉，3×3的局部均值半径已经够用了。我建议面试时直接说选3×3，然后算一笔账给面试官看：4K每行1920像素，RGB888共24bit，行缓冲深度1920，3×3共需2行缓存，BRAM消耗约2.76Kb每行，实际用BRAM36K的3个；5×5需4行，BRAM消耗约5.52Kb每行，得用6个。接着补一句：如果资源允许，可把行缓冲换成分布式RAM做小窗口，但4K下分布式RAM不够用，所以BRAM是必然选择。别纠结效果差异，面试官更想听你懂不懂资源换算。

选3×3吧，校招面试没人让你做画质对比，你把BRAM账算清楚、画出两行FIFO串联的图就稳了。5×5的BRAM多一倍，布线还容易翻车，不值当。

直接3×3起步吧，4K60帧下BRAM是硬约束，5×5窗口多出来那点平滑效果，在去雾场景里人眼基本看不出区别，但资源直接翻倍，面试官想看你有没有算过这笔账。

个人感觉你被面试官带进细节坑里了。窗口大小根本不是孤立参数，它得跟暗通道的粗估计块大小一起调。论文里15×15的粗估计配合导向滤波，窗口用3×3就够了，因为粗估计已经把透射率图降到了1/15分辨率，导向滤波只是做个上采样和边缘保持，窗口大了反而容易把粗估计里的块状效应放大成光晕。你面试时可以反问一句：粗估计块大小是固定15×15还是自适应？如果面试官说自适应，那窗口大小得跟着变，3×3和5×5的切换可以用一个MUX根据块大小动态选行缓冲深度，这样既省BRAM又灵活。追问一句：你们海思实际项目的粗估计块大小一般是几个像素？

你纠结3×3还是5×5，其实面试官真正想看的是你懂不懂行缓冲的时序细节。说个实际踩过的坑：3×3窗口用两个FIFO串联做行缓存，写使能每来一个像素有效信号就拉高，读使能要延迟两行才打开，这里地址同步很容易出问题。5×5要四个FIFO，写读地址错开四行，控制逻辑的时序裕量会急剧下降。我做过一个4K60帧的项目，3×3窗口在Xilinx K7上能跑到150MHz，换成5×5直接掉到110MHz，因为读使能扇出大了，setup time不满足。所以我的建议是：面试时先画出行缓冲的时序图，标出每行像素有效信号和读使能的延迟关系，然后算一笔BRAM账——4K下每行1920像素，RGB888共24bit，3×3需要2行缓冲共92160bit，用BRAM36K至少3个；5×5需要4行共184320bit，至少6个。你补一句：如果资源允许，可以把行缓冲改成分布式RAM加寄存器组小窗口，但4K下分布式RAM不够用，所以BRAM是必然选择。最后追问：你们项目对时序主频的最低要求是多少？如果允许降频到100MHz，5×5也许能在面积和画质间找到平衡。追问完记得看面试官反应，他如果开始算具体频率，说明你答到点子上了。

面试官真正想看的其实不是你背下某个窗口大小，而是你能不能根据资源约束反推算法参数。我建议你面试时先画一张图：4K每行1920像素，RGB888共24bit，3×3窗口需要2行FIFO串联，每个FIFO深度1920，BRAM消耗大约3个36Kb（实际用2.76Kb每行，取整后3个）。5×5窗口需要4行FIFO，BRAM翻倍到6个，但更致命的是控制逻辑——读使能扇出从2个FIFO变成4个，时序裕量在4K60帧下（像素时钟约594MHz）很容易崩。如果海思的面试官追问画质差异，你可以说：暗通道先验的粗估计块大小一般是15×15，导向滤波窗口3×3的局部均值半径已经能覆盖粗估计的网格步长，5×5反而容易把块状效应放大成光晕。我见过一个项目为了省BRAM，把行缓冲换成分布式RAM，结果4K下分布式RAM不够用，最后只能把窗口从5×5砍回3×3。你面试时能把这个取舍过程讲清楚，比直接给答案更稳。追问一句：你们海思实际项目里，去雾的粗估计块大小是固定还是自适应？