2026年FPGA校招，海思和英伟达的面试题都考了卷积加速器，脉动阵列的DSP复用策略怎么答才能满分？

先说海思的考察重点：资源效率和时序收敛。如果你能在回答里把DSP复用和BRAM读写节拍对齐，面试官会眼前一亮。例如对于一个3×3卷积，输出特征图16通道、输入8通道，传统做法是每个DSP算一个MAC，但那样DSP数量随通道数线性增长。可以考虑把输入通道上的乘加操作在单个DSP内时分复用：利用DSP48E2内部的预加器和后加器，配合BRAM的双端口乒乓读，在一个DSP时钟周期内完成两次乘法-累加。具体参数推导：对于1×1卷积，复用因子可以设为输入通道数，DSP利用率接近100%；但对于3×3卷积，由于权重滑动需要额外数据重排，复用因子往往降到输入通道数的一半左右，这时需要结合PE级流水线来弥补——在同一个PE内，把3×3核的9个权重按行分时送入DSP，同时让特征图数据从BRAM按行预取并打拍对齐。这样DSP数量可以减少约40%，代价是控制逻辑变复杂，且时序上需要留意BRAM读延迟和DSP流水级错位。英伟达那边更看重吞吐量，脉动阵列的数据复用是核心。你可以提一种常见的策略：将输入特征图广播到整列PE，权重在对角线方向流动。以一个224×224的输入、3×3卷积、输出通道64为例，如果采用全并行脉动阵列，DSP数量会爆炸；但若采用部分脉动（比如每8个输出通道共享一组DSP），通过动态配置复用因子来适配不同卷积层——对大核用低复用因子保证计算不空泡，对小核用高复用因子节省资源。两种策略的取舍：海思的BRAM协同方案适合资源受限、对延迟敏感的场景，但灵活性差，换层需重配BRAM地址生成器；英伟达的流式复用适合高吞吐、多任务场景，但控制路径复杂，且AXI4-Stream接口的背压处理容易造成DSP闲置。你现在有具体在练哪个卷积层的参数吗？比如是MobileNet的depthwise还是标准3×3？这个会影响复用因子的选择。

我个人觉得面试拿满分的关键不是背架构，而是能现场推导DSP利用率公式。比如面试官给一个3×3卷积，输入通道32、输出通道64，你可以在纸上画一条时间轴：一个DSP如果每拍做一次乘加，不考虑复用的话需要329=288次操作；如果采用时分复用，让DSP每4拍完成一个输入通道的9次乘法，那DSP数量可以从64个降到16个，但代价是BRAM带宽要翻倍。你把这种取舍讲清楚，比干巴巴背脉动阵列定义有用得多。另外可以提一句，海思面试喜欢追问时序余量，所以记得说复用后的DSP路径延迟要控制在负0.1ns以内，不然面试官会觉得你只懂理论不考虑物理实现。你最近有试过用Vivado跑一个带复用的小模块看看时序吗？没跑过的话建议先跑一次，面试时能说出具体WNS数值会加分很多。

海思和英伟达虽然都考卷积加速器，但面试官想听的取舍方向完全不同。我建议你先把这个理清楚，再去背公式。海思那边，核心矛盾是DSP数量和BRAM带宽的trade-off。比如一个3×3卷积，输入通道32、输出通道64，如果你直接上脉动阵列，每个PE里放一个DSP做单周期乘加，那需要64个DSP，但BRAM只需要按常规双端口读数据就行。面试官会追问：能不能把DSP压到16个？能，但代价是BRAM要在每个时钟周期读出4个不同通道的数据，这要求你把输入特征图按通道交错存到不同的BRAM块里，或者用更宽的位宽拼接。你推导的时候，要在纸上画出时间轴，标出DSP在哪些拍做有效计算、哪些拍空闲，然后说清楚复用因子怎么算——比如32个输入通道，让一个DSP每4拍完成4个通道的1×1乘法，那对于3×3核，就得额外处理权重重排导致的空闲拍，复用因子可能降到8左右。这时候你还要补一句，复用后的DSP路径延迟会变差，因为MUX级数多了，所以得把组合逻辑打一拍放在DSP的流水寄存器里，再配合set_max_delay约束。英伟达那边反过来，它不关心你用了多少个DSP，它关心的是你能否让每个DSP在每个周期都干活，也就是数据复用效率。你可以提脉动阵列的经典做法：把权重固定在PE里不动，让特征图沿着行方向流动，这样同一个权重会被多个输入数据复用。比如1×1卷积，复用因子就是输入特征图的宽度；3×3的话，由于权重需要三行数据才能开始算，你得先预取三行到行buffer里，然后让数据像水一样流过PE阵列。英伟达面试官可能会追问：如果输入分辨率从224×224变成512×512，你的脉动阵列参数要不要变？这时候你可以说，一般来说我们保持PE阵列规模不变，只调整行buffer深度，因为数据复用模式不受分辨率影响，但DSP利用率会因边界填充而略微下降。最后再提一句AXI4-Stream接口，海思那边更关注你能否把BRAM的读请求通过AXIS的ready/valid握手信号做反压，避免数据溢出；英伟达那边则可能会让你估算stream带宽和DSP计算吞吐量的匹配关系。你最近有拿Vivado跑过一个带AXIS接口的卷积模块吗？如果没跑过，建议先搭一个最小的1×1卷积验证一下时序，面试时能说出具体WNS和TNS会更有说服力。

个人感觉你不需要把两种复用策略都准备得很深，选一个你实际在开发板上验证过的方向重点讲就够了。比如你拿zedboard跑过一个1×1卷积，DSP复用因子设成输入通道数，然后用Vivado看资源报告确认LUT没爆，时序WNS在0.1ns以内，面试时直接说这个例子，比背理论推导更打动人。海思那边如果追问3×3，你就说可以把权重按行预取到寄存器组里，配合行buffer的三行数据，让DSP每三个周期完成一个输出像素的计算——这样DSP数量不变，但吞吐量降为三分之一，适合带宽受限的场景。英伟达那边如果追问动态配置，你就说可以用一个状态机在运行时切换复用因子，比如从1×1切换到3×3时，把PE阵列的权重加载方式从全广播改成行广播，同时调整行buffer深度。别纠结参数推导的细节，把取舍逻辑说清楚就行。

海思的面试官其实不太在意你背了多少种脉动阵列的变体，他们真正想看的是你能不能把一个具体的卷积层参数换算成DSP的忙碌和空闲拍数。比如他给你一个3×3卷积，输入通道32、输出通道64，特征图尺寸128×128，你拿笔在纸上画一条时间轴，标出每个DSP在哪些周期里真的在做有效乘加、哪些周期因为权重切换或者数据没对齐而空转。复用策略的本质就是让DSP少空转，但代价是BRAM的读写节拍要跟着调整。我之前试过一个1×1卷积，把DSP复用因子设成输入通道数，看起来利用率很高，但实际综合后发现WNS跑到负0.2ns，因为权重预取路径太长。后来改成在PE内部加一级寄存器打拍，把权重从BRAM读到寄存器组再分时送入DSP，时序才收敛。你最近有在Vivado里跑过这种带复用的模块吗？如果没跑过，建议先拿一个8×8的小尺寸特征图试一下，看看资源报告里DSP和LUT的比例变化，面试时能说出具体数字会很加分。另外提一句，海思那边如果追问3×3的复用，你可以说把3×3核的9个权重按行预取到三个寄存器组里，配合行buffer的三行数据，让DSP每三个周期完成一个输出像素。这样DSP数量不变，但吞吐量降为三分之一，面试官会觉得你考虑了带宽和资源的实际约束。

英伟达那边面试相反，他们更关心吞吐量能不能喂满AXI4-Stream接口的带宽。比如你设计一个脉动阵列，数据从上游通过AXI4-Stream以每拍一个像素的速率流入，如果你让DSP在某个维度上复用太多，导致计算节拍跟不上数据流入速度，那下游就会反压，整个流水线效率反而下降。我个人觉得，英伟达的考点是动态配置复用因子的能力——你需要在同一个PE阵列里，根据卷积核尺寸在运行时切换数据流方向。举个例子，1×1卷积时，你可以让所有DSP并行做乘加，数据从行方向广播，每个DSP只处理一个输出通道；切换到3×3时，你需要把数据流改成列方向优先，同时调整行buffer的深度，让每个DSP在三个周期内完成一个像素的3×3计算。这个切换如果用状态机控制，要注意权重加载的延迟：你提前把两种模式的权重分别存到两个BRAM块里，切换时花几个周期刷新PE里的寄存器组，避免计算中途出现错误。我建议你在学习时先别急着铺开整个加速器，而是先写一个4×4的PE阵列，用测试bench模拟AXI4-Stream的握手信号，验证动态切换时数据不会丢拍。面试官如果追问时序，你可以说在切换模式时插入几个空闲周期来重置流水线，保证WNS不变负。另外，英伟达的面试官有时会问你怎么处理边界像素的补零，你可以在行buffer两端各补一行全零，并在脉动阵列的边界PE里加一个标志位，让DSP在遇到补零像素时跳过多余的乘加操作。这套逻辑比单纯背公式更能体现你对实时数据流的理解。你手头有能跑仿真的板子吗？如果有，建议先试一下动态切换的场景，面试时能讲出实际波形上的节拍变化会非常加分。

说实话，你问满分，那本身就是个陷阱——面试官自己心里也没一个「满分答案」的模版。海思那边真正想听的是你有没有在Vivado里吃过时序的亏。比如你讲3×3卷积，复用因子设成输入通道数，DSP确实省了，但权重从BRAM读到DSP输入端的路径如果超过0.3ns，WNS直接崩。你就说你在RTL里用了一级寄存器打拍做权重预取，把路径砍到0.15ns以内，面试官会觉得你是真调过板子的人。别光推公式，推完加一句「但实际综合后BRAM的读写节拍要和DSP的使能信号对齐，不然空转拍数比理论多一倍」。你最近调过这类模块的时序吗？

英伟达那边的思路其实和海思是反着的。他们给的卷积参数往往特征图很大但通道数少，比如256×256的输入、3通道、输出16通道——这时候DSP根本用不完，瓶颈在AXI4-Stream接口能不能每拍喂一个像素。你复用策略再花哨，上游反压了也是白搭。所以回答要倒过来：先算接口带宽，再定PE阵列处理能力。比如接口时钟200MHz、位宽64bit，每拍能传两个像素，那你的PE就得设计成每拍处理两个像素的3×3计算，否则数据堆积。具体做法是把两个相邻像素的9次乘加分给两个DSP并行，每个DSP只算一个像素的卷积结果，这样DSP利用率反而低一些，但吞吐量跟接口对齐了。面试官追问动态配置时，你就说可以加一个AXI4-Lite寄存器来写复用因子，状态机根据它切换数据流方向。不用太纠结参数推导，把「计算速度>=数据输入速度」这个不等式说清楚就行。另外，建议你拿Vivado的AXI4-Stream VIP跑一次仿真，看看反压信号什么时候拉高，比背书管用。

海思和英伟达的差异本质上是设计目标不同：前者是要在有限资源里塞下尽可能多的算力，后者是要让算力跟得上接口的吞吐。我建议你准备时选一个卷积参数做深度展开，比如3×3、输入32通道、输出64通道、特征图64×64。在海思视角下，你从DSP数量推导开始：如果不复用，需要64个DSP，每个DSP做32次乘加（因为输入通道32），但每个周期只能算一个输出通道的一个像素，DSP利用率100%但资源爆炸。复用后降到16个DSP，每个DSP在4个周期内完成32个输入通道的乘加，但这时候BRAM带宽成了瓶颈——你要在4个周期内读出32个权重和32个像素，双端口BRAM一次只能读2个数据，所以必须在PE内部加一组寄存器组做权重缓存，把32个权重提前从BRAM搬进寄存器，再分时喂给DSP。这个搬移过程会产生4个周期的流水线延迟，你需要在时间轴上标出来：DSP前4拍在加载权重，第5拍才开始有效计算，所以实际利用率不是100%而是80%。面试官听到这里会点头。转到英伟达视角时，同样的参数但接口换成AXI4-Stream，每拍能传一个像素（假设8bit灰度），那你的PE阵列必须保证每个周期都能消耗一个输入像素。复用因子如果设成4，意味着一个像素要等4个周期才能算出结果，下游会反压。所以你只能降低复用因子到1，让每个DSP只算一个像素的3×3核，然后通过增加PE数量来匹配接口速度——比如用16个PE并行处理16个不同输出通道。这个取舍跟海思完全相反：海思省DSP，英伟达省带宽。最后可以总结一句：没有绝对优劣，取决于面试官给的约束条件是什么。你在准备时有没有试过用同一个卷积参数分别按这两套约束推一遍DSP利用率？推完拿Vivado跑个综合，对比WNS和资源报告，面试时直接甩数据就行。