2026年FPGA校招，简历上写了一个RISC-V软核SOC项目，面试官会问哪些深入的技术细节？

你写了RISC-V软核SoC，面试官第一层多半会问流水线冒险。别只回答插入气泡或转发，要能讲清楚你的转发逻辑是在写回阶段做还是执行阶段做，以及为什么。比如load-use停顿，你的硬件检测点在哪，转发路线的时序怎么闭合。第二层可能是问总线，如果你用的是AXI4，面试官会揪着outstanding transaction和乱序返回问，你得能说出你的master支持多少笔outstanding，如果burst长度和id不匹配会怎样。第三层常见坑是中断控制器，很多人只写了PLIC但没真正处理核间中断，面试官会问如果两个外设同时中断，你的仲裁怎么保证不会丢失。另外，建议你准备一个自己踩过的坑，比如写Cache时遇到过伪共享或者dirty数据没写回导致程序跑飞，这种真实debug经历比背概念加分。顺便问一句，你的SoC主频大概跑到多少，是用的Block RAM还是外部DDR？

我面试过不少带RISC-V项目的同学，最常卡住的地方不是流水线本身，而是他们以为只要背出五级流水和转发就够。其实面试官真正想看的是你有没有做过取舍。比如你写的是RV32I还是带M扩展？如果带乘除法器，你是用组合逻辑还是状态机实现，面积和时序怎么权衡的。再细一点，你的除法器是否支持流水线，如果支持，写回时怎么处理多条除法指令的乱序完成。另一块容易深挖的是存储层次。你简历写Cache，面试官会问写策略是write-through还是write-back，如果是write-back, 那替换时脏数据写回的总线事务怎么发，如果Cache miss时正好有write-back正在进行，你怎么处理冲突。很多人只回答了协议层，没考虑到你的Cache控制器和AXI interconnect之间的握手机制，比如ready-valid的backpressure导致死锁怎么避免。如果你想显得有深度，可以提一嘴你做过性能分析，比如用benchmark测过IPC，然后针对分支预测的准确率做了优化。最后提醒一点，如果你项目里用了开源核，比如VexRiscv或PicoRV，面试官可能会问你自己改了什么，别只说加了个外设，要能讲清楚你动的RTL逻辑对时序和面积的影响。你目前是打算投FPGA工程师还是数字IC设计岗，这两个方向的追问重点不一样。

面试官大概率会盯着你的总线接口问，尤其是AXI4的outstanding和乱序。能说清楚你的master ID怎么分配就不会太被动。另外，RISC-V的CSR寄存器你实现了哪些，比如mstatus和mie，这个经常被忽略。

面试官问RISC-V软核，最怕的是你把流水线冒险当成一道背诵题来准备。你得想清楚一个场景：你的五级流水线里，有一条load指令从内存取数，紧接着下一条指令要用这个数，你的转发逻辑是从哪里取的？很多同学会说从写回阶段转发，但真正的时序约束是，写回阶段的数据要在时钟上升沿之后才稳定，而执行阶段的ALU在同一个时钟周期就要用，所以你的转发路径必须从写回段的组合逻辑输出直接拉线到执行段的输入，而不是从寄存器取。这个细节一旦画出来，面试官就知道你调过时序。另一个常被忽略的是分支预测失败时的冲刷机制。如果你的处理器是单发射五级流水，分支在译码阶段就预测，那当执行阶段发现预测错误时，你需要同时冲刷译码段和执行段已经预取的指令，并重新从正确地址取指。这个冲刷信号怎么在不产生时序违例的前提下传递到流水线寄存器？常见做法是用组合逻辑直接清零流水线寄存器的使能端，而不是等时钟沿。再说总线，你要是写了AXI4，面试官大概率会问你的master ID怎么分配。如果你的CPU是单核但支持多笔outstanding，你怎么确保返回的数据不乱序？比如你发了读ID=0和读ID=1，对方先回了ID=1的数据，你的总线接口怎么把数据正确路由到对应的读等待队列？很多人只背了协议，没想过ID的分配策略和返回匹配逻辑。建议你画一下你的interconnect内部结构，尤其是读地址通道和读数据通道之间如何通过ID关联。顺便问一句，你的Cache是写通还是写回？如果是写回，替换时脏数据写回和新的读缺失请求同时发生，你是怎么仲裁的？

讲一个容易翻车的点：复位信号。很多人的RISC-V软核复位直接连到板子上的全局复位按键，但面试官会问，你的PC寄存器复位值是多少？如果复位时你的指令存储器还没初始化好，CPU取到全0或者全1的指令会怎么样？你得想清楚，是全0指令在你们的指令集里是非法指令触发异常，还是直接跑飞。更常见的是，你把复位向量设成0x0，但你的Bootloader或者固化在BRAM里的启动代码有没有在复位后立刻设置栈指针？如果没设栈指针就调用C函数，程序直接就挂了。这些启动流程的细节比流水线本身更能体现你是否完整跑通过一个SoC。另外，如果你用了FPGA内部的Block RAM做指令存储器，BRAM的初始化文件是怎么加载的？是用.hex还是.mif文件？面试官可能会问，如果你的软核需要支持固件在线更新，你怎么在运行时重新烧写BRAM内容而不影响正在执行的程序段。建议你提前画一下复位时序图和启动流程图，真的有用。

面试官如果顺着你的RISC-V软核往下问，一个容易忽略但很致命的地方是异常处理与特权级的配合。很多同学只实现了机器模式（M-mode）的简单异常跳转，但面试官可能会问：如果你的CPU在用户模式下执行了一条非法指令，硬件是怎么知道当前是用户模式、然后去查mstatus的MPP字段来决定返回地址和权限恢复的？更细一点，你的异常向量表放在哪里？是固定地址0x200还是可配置的mtvec寄存器？如果用户程序写了一个ecall指令，你如何区分这是环境调用还是调试请求？这些细节直接关系到你的软核能不能跑一个真正的RTOS（比如FreeRTOS的RISC-V移植版）。另一个常被追问的是总线事务的原子性。你的SoC如果接了一个DMA和一个CPU同时访问内存，仲裁器是怎么处理读写冲突的？有没有实现AMBA的LOCK传输或者原子操作（比如LR/SC指令）？如果你只写了AXI4但不支持原子操作，面试官会问你：那多核场景下自旋锁怎么实现？你很可能只能说用软件关中断来模拟，但这在性能上是个大坑。建议你提前把异常处理流程画出来，包括在哪个时钟周期跳转、怎么保存和恢复上下文，以及你的PLIC中断控制器是否支持优先级抢占。另外，你用的工具链是RISC-V官方的GCC还是自己写的汇编器？如果面试官让你现场写一段启动代码把bss段清零，你能说清楚是先用la拿到地址再用sb循环写零，还是直接用memset库函数？这里有个实际差异：如果你的软核没有硬件乘法器，调用memset会被编译成用移位和加法模拟，效率极低，启动时间可能上百毫秒。这些真实跑过的经验比单纯背RTL设计值钱得多。顺便问一句，你的软核主频大概跑了多少，时序约束主要卡在哪条路径？

个人感觉最容易被问透的是总线接口的握手细节。比如你的AXI4接口处理写响应（B通道）时，如果master连续发了多笔写地址和写数据，但slave返回的BVALID延迟了几个周期，你的写地址通道会不会被堵住？很多人只画了通道分离的框图，没考虑过写地址计数器在收到BVALID之前是否还能继续递增。面试官会顺着这个问你的outstanding能力，如果支持多笔outstanding，你的写数据缓冲是FIFO还是寄存器堆，深度为什么设成4或者8。这些参数的选择其实直接决定了你的DMA传输能不能连续跑满带宽。建议你拿一个真实的AXI4 slave时序图（比如Xilinx的BRAM控制器）对着仿真波形看一遍，把握手信号握手了一次之后什么时候能变低都想清楚。另外，如果你的总线上挂了多个外设，地址解码时有没有实现地址掩码匹配？很多人写的是等于某个固定地址，换成需要掩码匹配的地址段（比如0x1000_0000到0x1FFF_FFFF）就不知道怎么做了。这个其实和RISC-V的物理内存保护（PMP）是同一个原理，可以顺便准备一下。

面试官看你RISC-V软核，最可能先挑总线协议开刀。建议你把AXI4的写地址通道和写数据通道解耦逻辑画清楚，尤其是outstanding能力——你每笔写地址是不是都得等BVALID才能发下一笔？如果不等，写数据FIFO深度设成几，为什么。这个能答顺，后面流水线冒险反而好过。你用的总线是AXI4-Lite还是Full？

个人感觉面试官问RISC-V软核，其实是在测你有没有真正跑通过一个完整的系统，而不是只写了Verilog模块。一个很实在的检验点是：你的CPU怎么处理自陷指令（比如ecall）？很多人知道要查mtvec跳转，但面试官会追问——如果你的异常向量表放在BRAM里，而触发异常时处理器还要从同一个BRAM取异常处理程序，会不会发生取指和写回CSR的冲突？更麻烦的是，如果你的软核支持用户模式和机器模式，切换特权级时mstatus的MPP字段怎么在硬件上更新？是用组合逻辑直接写还是只在特定流水级写？这些细节决定了你的软核能不能跑一个真正的RTOS。还有一个容易翻车的：复位后你的栈指针是谁设的？如果启动代码里没初始化SP就调了C函数，程序直接就挂了。建议你对着一个实际的FreeRTOS RISC-V移植版，把启动流程（crt0.S）一行行看一遍，面试官问到这个深度你不会慌。另外问一句，你的软核支持哪几条CSR指令？

面试官问Cache一致性时，别只背写直达和写回的区别。他会具体问：如果你的Cache是write-back，替换时脏数据写回的总线事务怎么发——是单笔写还是burst？如果写回过程中总线又被另一个master（比如DMA）占用，你的Cache控制器怎么暂停当前替换操作？很多人只画了Cache的框图，没写仲裁状态机，面试官一问就卡住。建议你先拿一个单路组相联的Cache实现练手，把替换状态机和总线握手的ready-valid信号耦合关系理清楚，比背一百道概念题都有用。