2026年FPGA就业，只会Verilog不会SystemVerilog和UVM，找工作会不会被卡脖子？

本人双非硕，FPGA方向做了两年项目，但一直用Verilog写RTL，验证全靠自己写testbench，没用过UVM和SystemVerilog。最近看招聘JD，好多IC验证岗都要求UVM，FPGA岗也开始提SystemVerilog。想问下2026年这个节点，只会Verilog去面FPGA工程师够不够用？需要补SystemVerilog和UVM到什么程度？求过来人指点，最好能说下哪些公司对验证能力要求高，哪些公司更看重RTL设计能力。