2026年FPGA大赛，用紫光FPGA做实时视频拼接，多路HDMI输入时DDR带宽不够，怎么用行交织和帧缓存优化？求具体参数推导

今年FPGA大赛想做个四路HDMI输入实时拼接的项目，用的紫光同创FPGA，发现DDR3带宽根本不够用，四路1080p60进来光写带宽就超了。我查了资料说可以用行交织存储、帧缓存压缩或者裁剪无效区域，但不知道具体怎么算带宽余量。有没有做过类似项目的同学，求分享行交织的bank划分策略和DDR读写仲裁优先级怎么设置，最好能给出具体的带宽计算公式和实测数据。