2026年了，大二电子专业想参加电赛FPGA赛道，家长该让他先学Verilog还是先刷数电真题？

先别急着买板子，也别急着报班。你家孩子的情况很典型：Verilog能看懂写不出来，数电挂过科，这恰恰说明问题不在语法，而在对数字电路的底层感觉。暑假两个月，我建议把顺序反过来：先用两周把数电最核心的时序逻辑部分补扎实，重点搞懂D触发器、寄存器、状态机这三件事是怎么从电路变成代码的。Verilog语法本身两周足够入门，但前提是脑子里有电路图，否则写出来的代码就是一堆没有物理意义的文字，仿真能过，上板就乱。剩下四周再上开发板，从流水灯、按键消抖、串口收发这些小项目做起，每个项目都逼自己把对应的电路结构画出来再写代码。电赛FPGA赛道考的不是你会多少语法技巧，而是给你一个模块，你能不能快速把时序关系理清、把接口对接上。报班这件事，除非是那种带实验环境和助教答疑的，否则纯看视频意义不大；自己买块入门级板子，配个官方文档和例程，反而更锻炼人。家长能做的，就是盯住一个底线：别让他用仿真代替上板验证，很多孩子写代码跑仿真没问题，一综合就报错，或者时序不满足，这才是电赛真正会卡人的地方。如果这四周项目做下来，他能独立完成一个带状态机的串口收发模块，那这条赛道基本就稳了。另外提醒一句，数电挂科不是耻辱，但一定要让孩子把挂科的那部分内容重新学一遍，因为FPGA的很多坑，根源都在数电基础不牢，比如竞争冒险、亚稳态这些，不是靠刷题能解决的。你现在最需要确认的是，孩子自己到底是想走硬件还是软件方向，这会影响他后续是把精力放在时序约束上还是放在算法实现上。

暑假两个月，别纠结先学哪个，直接并行：白天看数电里时序逻辑那一章，晚上敲Verilog，周末上板子。语法不用专门学，边写边查手册，写十个模块自然就熟了。数电真题不用刷整套，只刷触发器、计数器、状态机相关的题，别的先放一放。报班不如买块两百块的板子，配个B站视频跟做，效率最高。关键就一条：每天必须有一个小时是实际在写代码、跑仿真、看波形的，光看不动手等于白学。

数电挂过科就别先刷题了，先补时序逻辑，不然Verilog写出来也是瞎写。买板子别报班，两个月够做三四个小项目了。孩子要是连D触发器都讲不清，那这赛道就得再想想。

先说结论：暑假两个月，数电基础占三周，Verilog占两周，剩下三周上板子。别一上来就刷整套真题，孩子数电挂过科，说明他不是不会做题，是脑子里没有时序逻辑的画面。Verilog能看懂写不出来，恰恰就是因为不知道代码对应的电路长什么样。建议先让他把D触发器、寄存器、状态机这三件事彻底搞懂，能自己画出波形图再说。语法其实两周足够，但前提是心里有电路图。开发板买个两百块的入门款就行，别报那种纯讲理论的线上班，除非带实验环境和助教答疑。电赛FPGA赛道考的是工程实现，不是语法考试，你给他一个模块，他能把时序关系理清、接口对接上，比会背一百个语法点都强。一个小例子：流水灯谁都会写，但让他解释为什么中间要打一拍、为什么会有亚稳态，这才是分水岭。如果三周后他还是说不清D触发器怎么工作，那这个赛道就得再掂量掂量了。

家长您好，我不劝您直接拍板，先帮您把这件事的因果链捋清楚。孩子说Verilog能看懂但写不出来，这其实是个非常关键的信号——看懂是语法层面的，写不出来是电路层面缺了一块。数电挂科不是偶然，时序逻辑那部分没建立感觉，后面写状态机、调时序约束都会很吃力。电赛FPGA赛道表面上是写代码，实际上是在用代码描述电路，您脑子里没有触发器、寄存器、组合逻辑的物理图像，写出来的Verilog就是一堆没有意义的字符串，仿真能过，上了板子就乱跑，到时候查错比写代码痛苦十倍。所以我的建议顺序是：先花两周到三周把数电里时序逻辑那一章彻底吃透，重点不是刷整套真题，而是把触发器的建立时间、保持时间、状态转移图这些概念搞到能自己画出来、讲出来。然后花两周学Verilog，不要系统啃语法书，就边写边查，从计数器、移位寄存器这些小模块开始，每个模块写完都要问自己：这对应什么电路？最后三到四周上开发板，做按键消抖、串口收发、简单状态机控制这些小项目，每个项目都逼自己先画电路框图再写代码。关于报班，如果是那种带实验板、有助教答疑、能随时问问题的可以报，纯看视频的班就算了，不如B站免费教程加自己动手。您作为家长，最该做的不是帮他选工具，而是盯着他每天有没有真的在写代码、跑仿真、看波形，光看不练等于白学。如果两个月后他能独立讲清楚一个状态机从需求到电路到代码的完整过程，那这个暑假就值了。

先补数电吧，Verilog两周就能上手，但时序逻辑没感觉，写出来也是垃圾。报班不如买板子，两百块的够用了。关键看他能不能讲清D触发器是啥。