2026年FPGA大赛，用国产安路FPGA做实时视频拼接，4路HDMI输入DDR4带宽不够用怎么办？求具体计算和优化方案

我们队伍准备参加2026年的FPGA大赛，选了安路的国产FPGA做4路HDMI视频拼接。现在遇到的问题是DDR4带宽感觉不够用，4路1080P60输入加一路4K输出，算下来带宽需求好像已经超了。请问各位大佬，这个带宽具体怎么计算？有没有什么优化方案，比如用行缓冲、帧缓存复用、或者降低刷新率？求具体的设计思路和资源对比。