2026年FPGA大赛只剩两周，用紫光FPGA做实时视频拼接，4路HDMI输入DDR带宽不够，除了行交织和帧缓存，还有没有更省带宽的架构？

我们队用紫光同创的FPGA做电赛题目，4路1080p HDMI输入实时拼接，现在DDR4带宽算下来差了不少。目前用了行交织加帧缓存，勉强能跑但余量很小。听说可以用压缩传输或者降采样后再拼？有没有人试过把输入先缩到720p再拼接，最后输出1080p？这样画质损失大吗？另外多路DDR分片读写有没有推荐的仲裁策略？求具体参数和实测数据，谢谢！