最近在做一个雷达信号处理的项目，用Xilinx的KU060，DDC和脉冲压缩模块组合后时序一直报负slack，大概-0.3ns左右。已经试过调整流水线级数和优化关键路径，还是不行。有没有做雷达信号处理的FPGA工程师分享下实战经验？比如在DDC的CIC滤波器或者FIR滤波器上，你们一般怎么处理时序收敛问题？
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