2026年FPGA大赛用安路FPGA做实时视频拼接，4路HDMI输入DDR4带宽不够，怎么用行缓冲和分块缓存硬挤进去？求具体架构

我们队今年用安路FPGA做电赛作品，题目是4路HDMI实时视频拼接。现在遇到的问题是DDR4带宽不够，4路1080p60输入加1路输出，算下来要超过12GB/s，但芯片的DDR4控制器实测只有8GB/s左右。导师说可以用行缓冲和分块缓存来降低带宽需求，但具体怎么设计架构？是把4路输入先缓存到BRAM里做行交织，还是用分块的方式按区域写入DDR？求有经验的大佬给个具体架构方案，最好能算一下每路需要多少行缓冲深度，以及DDR读写调度的优先级怎么分配。