最近在做一个基于FPGA的DDR5内存控制器项目，用的国产紫光FPGA，频率跑到2400Mbps的时候时序老是不收敛，setup和hold violation一大堆。之前只做过DDR3，DDR5的写均衡和读训练机制完全不一样，网上资料也少。想问问有实战经验的兄弟，DDR5控制器在FPGA上做时序收敛有什么关键技巧？是约束文件写法有讲究，还是需要调整物理布局？另外读写训练的状态机设计上有没有什么坑？求具体操作步骤，谢谢！
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