今年组里来了个实习生，直接用AI生成Verilog模块，流水线、状态机写得比我手敲还快。我有点慌，想问问现在大厂FPGA岗是不是也这样？AI生成的RTL代码质量和时序收敛方面靠谱吗？还是说只能用来写testbench和胶水逻辑？我们这些靠手写RTL吃饭的工程师，未来三年是不是得转型搞架构和验证了？
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