最近在紫光同创的FPGA上部署一个CNN加速器，卷积层和全连接层把DSP资源吃满了，布局布线时报资源不足。领导不想换更贵的芯片，说让我自己想办法。我知道可以用LUT去替代一部分乘法器，但具体怎么做才能不影响时序？还有什么资源复用或者时分复用的思路？有没有人在国产FPGA上做过类似的优化，能分享一下实际经验吗？
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