2026年了，FPGA工程师做PCIe Gen5接口，眼图测试不过关，除了换板材和加retimer还有哪些工程手段？

先别急着怪板材，M6是最后一张牌。你这情况我第一反应是看链路里最容易被忽略的过孔stub和连接器焊盘。国产FPGA封装里的BGA过孔，如果设计时没做背钻，或者背钻深度余量给得太保守，Gen5在32GT/s下那点眼图裕量会被残桩直接吃掉。之前我调过一块板子，用M4板材，眼图闭合得厉害，把BGA扇出区的过孔从12mil改成8mil，再加一次背钻，裕量硬是从0.8dB拉到2.3dB，板厂都没换。你重点查三件事：一是过孔残桩长度，最好控制在10mil以内，超过15mil基本没救；二是TX和RX的焊盘，AC耦合电容如果用的是0402，尝试换成0201，或者把焊盘挖成泪滴状，减小阻抗突变；三是连接器附近的参考层，如果GND过孔太稀疏，回流路径绕远，差模转共模噪声会很凶。电源纹波这块，Gen5对PVT敏感，你量一下内核电压和IO电压在链路训练时的瞬态跌落，如果超过3%，就在FPGA电源引脚附近加几个100nF和1uF的高频去耦，有时候比改走线还见效。均衡参数别用默认，国产FPGA的PHY IP一般提供TX preset和RX CTLE/DFE配置，试试从preset 7改到preset 4，或者把RX的DFE tap调大一档，某些芯片在低增益模式下反而更稳。至于参考层挖空，那是双刃剑，挖得好能减少串扰，挖不好反而破坏回流路径，建议先做仿真确认，别盲改。整体思路就是：先做无源通道仿真，找出S参数上哪个频点反射最大，再针对性优化。你手头有IBIS-AMI模型吗？没有的话，先用VNA实测S参数也行。最后问一句，你现在PCB层数是多少？如果只有8层，建议加到10层，给信号层之间多一组完整地平面，这个改动比换板材便宜。

板材和retimer是最后手段，前面还有一堆便宜招。背钻是最划算的，把过孔残桩干掉，Gen5能救回不少裕量。再就是AC耦合电容改小封装，0201比0402在32GT/s下阻抗连续性明显好。均衡参数要自己试，不同FPGA的PHY默认preset不一定最优，TX/RX各试几档，很多情况下眼图能多出1dB。还有电源，量一下训练瞬间的纹波，超3%就加高频去耦。你先做这几样，大概率不用动板材。你板子层数多少？有没有预留背钻孔？

先别急着把锅全甩给板材，M6在Gen5里确实是最稳的底牌，但动它之前有一堆便宜招值得试。你提到背钻和参考层挖空，这俩方向是对的，但优先级我建议按成本从低到高排。第一个可以立刻动手的是AC耦合电容的封装和焊盘，0201比0402在32GT/s下的阻抗连续性改善是实打实的，而且不光换封装，焊盘内部走线掏成渐变过渡，别留直角，效果会再明显一点。第二个是均衡参数，国产FPGA的PHY默认preset往往偏保守，TX端你试几档pre-emphasis，RX端把CTLE的增益扫一遍，很多时候眼图能多挤出0.5到1dB，这比换板材省太多事。第三个容易被忽略的是电源，训练瞬间的纹波如果超了3%，信号抖动会被直接放大，你可以先量一下内核电压和1.8V辅助电源在link training那几百微秒里的跌落，不行就在靠近BGA的电源引脚附近补几个100nF的高频去耦，成本几毛钱。最后再说连接器，如果插卡边缘连接器附近的GND过孔密度不够，回流路径绕大圈，差模转共模的噪声会很凶，你顺着差分对两侧补一排地孔，间距别超过走线宽度的两倍，通常能救回不少裕量。这些全试完还不行，再回头考虑背钻深度是不是给得太保守，以及层叠里参考层是否有断口。你目前板子层数多少？背钻是出厂就做了还是后加的？这两点直接影响后续排查方向。