2026年了，FPGA工程师做AI加速，只会Verilog写RTL是不是迟早被HLS和Chiplet淘汰？

先说结论：你不会因为只会RTL被淘汰，但可能会因为只懂RTL而失去一些机会。三年FPGA经验做图像处理，这个基本功非常扎实，Verilog的时序思维、资源权衡、跨时钟域处理，这些是HLS和Chiplet都替代不了的底层能力。HLS本质上还是把C语言转成RTL，工具生成的代码质量、可调试性、对时序的控制，在复杂设计里离手写RTL还有距离，尤其图像处理这种对延迟和吞吐敏感的领域，你手写的流水线往往比HLS自动生成的更优。Chiplet更是另一层概念，它解决的是封装和互连，不是设计方法学，你照样要用RTL写die内部的逻辑，只是多了UCIe这类接口协议要了解。所以我的建议是：RTL继续深化，这是你吃饭的家伙，但别停在组合逻辑和状态机层面，去啃高速接口、时序收敛、功耗优化这些硬骨头。同时花两三个月把HLS的语法和优化指令过一遍，不用精通，达到能写个中规模滤波器的程度就行，目的是当你需要快速验证算法时，能多一个工具选项，而不是被它绑架。Chiplet这块，现阶段你只要知道它怎么影响系统架构就行，比如哪些功能适合拆成独立die、片间互连的带宽和延迟代价，这些对你做FPGA原型验证有帮助，但不用一头扎进去。你真正的风险点其实在别处：三年了，如果你还只写图像处理里的固定模块，没碰过DDR控制器、PCIe、以太网这些系统级外设，那才是更值得慌的。AI加速器里，RTL工程师的护城河是对硬件架构的理解——比如怎么把卷积拆成脉动阵列、怎么设计数据复用减少DRAM访问，这些恰恰是HLS工具想替你做的，但工具永远不懂你的算法特性和数据流。所以别把HLS和Chiplet当成威胁，当成镜子：它们提醒你，RTL只是表达手段，架构思维才是核心。你现在的路径应该是：继续用Verilog打磨一个完整的AI加速demo，从算法到系统，然后把HLS作为旁路工具学一下，最后再读一两篇Chiplet的综述，心里有个谱就够。追问一下：你日常做的图像处理加速，是跑在Zynq上带ARM的SoC，还是纯FPGA逻辑？这个对学习路径影响挺大。

个人感觉你被脉脉带节奏了。HLS和Chiplet这几年确实热，但你看招聘JD，FPGA岗哪个不要Verilog？我身边做AI加速的同事，RTL写不好照样被工具生成的烂逻辑坑死。你的图像处理经验很值钱，因为AI加速里大量的预处理、后处理就是图像算法，这块HLS很难优化到位。我建议你花一个月时间，拿一个你已经做过的模块，比如边缘检测，用HLS重写一遍，对比资源、时序、功耗，你自己就有答案了。Chiplet就更远了，那是大厂做多die才需要考虑的，你三年经验阶段，把RTL的时序约束和CDC吃透，比追新概念有用十倍。唯一要警惕的是别只做粘合逻辑，主动去碰一下AXI总线、DMA这种系统级的东西，这样就算将来上HLS，你也能从架构层面指导工具。你现在是纯逻辑工程师还是也写C代码？这决定了你学HLS的难度曲线。

先说个可能不太顺耳的话：脉脉上喊HLS取代RTL的，多半是卖课的和写公众号的，真正在流片一线的人没空天天发帖。你三年图像处理经验，说明你已经跨过了时序收敛、流水线设计、资源权衡这些坎，这些能力恰恰是HLS最难替代的。HLS能帮你快速做原型验证，比如算法团队丢过来一个滤波器的C模型，你用HLS两天跑出版本，先验证功能对不对，再决定要不要手写RTL优化性能，这个流程本身没问题。但你要清楚，HLS生成的RTL在复杂控制逻辑、多bank存储调度、自定义总线上，调试成本高到你怀疑人生。Chiplet更不是你现在该焦虑的东西，那是封装和互连层面的演进，你该关心的是它带来的新接口比如UCIe，但这不是你写逻辑时每天都要碰的。我的建议是：RTL继续深挖，尤其是AXI总线和DMA这类系统级模块，这是AI加速里绕不开的骨架；同时花一个多月学HLS，不是为了转行，而是为了让你在评估算法硬件可行性时多一个工具。你手头的边缘检测项目就是最好的练习，用HLS重写一遍，对比资源、时序、延迟，你会发现工具生成的代码在特定优化指令下能逼近手写，但遇到非规则逻辑时差距明显——这个认知比跟风转方向值钱得多。另外，别忽略C++和Python，AI加速的预处理和后处理很多是用C写的，你只会Verilog的话，跟算法团队沟通会吃力。你现在是纯逻辑工程师，还是也写嵌入式C代码？这影响你学HLS的起点。

先说个可能有点扎心的观察：脉脉上喊HLS和Chiplet取代RTL的，绝大多数是卖课和写公众号的，真正在流片一线的人没空天天发帖。你三年图像处理经验，说明你已经跨过了时序收敛、流水线设计、资源权衡这些坎，这些能力恰恰是HLS最难替代的。HLS能帮你快速做原型验证，比如算法团队丢过来一个滤波器的C模型，你用HLS两天跑出版本，先验证功能对不对，再决定要不要手写RTL优化性能，这个流程本身没问题。但你要清楚，HLS生成的RTL在复杂控制逻辑、多bank存储调度、自定义总线上，调试成本高到你怀疑人生。Chiplet更不是你现在该焦虑的东西，那是封装和互连层面的演进，你该关心的是它带来的新接口比如UCIe，但这不是你写逻辑时每天都要碰的。我的建议是：RTL继续深挖，尤其是AXI总线和DMA这类系统级模块，这是AI加速里绕不开的骨架；同时花两三个周末把HLS的pipeline和array partition指令摸熟，不是为了转行，是为了跟算法工程师对话时更有底气。你现在的图像处理背景其实是个宝藏，AI加速里大量的预处理、后处理就是图像算法，这块HLS很难优化到位，反而是你手写RTL的舒适区。别被新概念吓住，工具永远是工具，能驾驭工具的人才是稀缺的。你目前是在做端侧推理还是云端加速？这决定了你该优先补带宽优化还是存储层次设计。