2026年了，FPGA工程师搞PCIe Gen5，眼图测试老是不合格，除了换板材和加retimer还有哪些调试手段？

先说结论：PCIe Gen5 的眼图问题，很多时候不是单一原因，而是一整套链路预算的账。你换板材、加 retimer 都是改物理层的大动作，但在动这些之前，应该先把可配置的均衡参数和 PCB 细节榨干。TX 均衡（也就是 3-tap 的 pre-cursor / cursor / post-cursor）是第一步，别一上来就全开，先看链路损耗曲线。如果走线长度在 10 英寸以上，高频损耗是主因，那就加大 post-cursor 的摆幅预加重；如果抖动主要来自串扰，反而要小心 pre-cursor 别加太多，不然会把噪声也抬起来。RX 这边，CTLE 是线性均衡，主要压中低频增益、抬高频，DFE 是非线性判决反馈，负责把 ISI 尾巴消掉。常见误区是 CTLE 和 DFE 一起猛调，结果收敛不到目标误码率。正确做法是先把 CTLE 的 peaking 放在奈奎斯特频率附近，让眼图张开到能触发 DFE 训练，再让 DFE 去处理残余的码间干扰。如果 DFE 老是训练失败，回头检查 CTLE 是不是增益过高导致噪声放大。PCB 方面，过孔 stub 是 Gen5 的隐形杀手，背钻是必须的，最好把 stub 控制在 5 mil 以内；走线换层时，参考层要连续，换层点附近加一对地孔，间距不要超过信号孔中心距的 1/4 波长。国产 FPGA 的 PHY 差距主要在 TX 的 de-emphasis 精度和 RX 的模拟前端带宽上，进口大厂往往有更细的 tap 步进，但国产器件一般也够用，关键是拿 IBIS-AMI 模型做预仿真，别等板子回来再瞎试。你现在的测试是拿真实信号还是 PRBS 码型？如果是真实链路，建议先切到 PRBS31 做裸眼图基线，排除协议层的干扰。还有，你说的抖动超标，是随机抖动还是确定性抖动？这两者调整方向完全相反，前者看时钟源和电源噪声，后者才看均衡和走线。你能把抖动分解结果贴出来吗？这样能少走很多弯路。

先别急着换料，查查你板子上 PCIe 参考时钟的 spread spectrum 是不是关掉了，Gen5 对 SSC 很敏感，很多眼图不过其实是时钟源的问题，跟板材关系不大。

个人感觉你漏了一个大方向：电源完整性。Gen5 的 TX/RX 对电源噪声极其敏感，尤其是 10MHz 以下的低频纹波，会直接调制到信号上变成抖动。你换板材、调均衡之前，先量一下 FPGA 的 AVCC 和 VCCO 供电轨，用示波器看 100mV 以内的纹波，如果超标，加去耦电容阵列比换板材便宜得多。另外，检查一下你测试时用的参考时钟是从哪来的，如果是板载晶振，注意相位噪声；如果是外部仪器给的，确保仪器本身锁相环带宽设置对，Gen5 对参考时钟的 int 和 jitter 要求很严。我之前遇到过一次，调了半个月均衡都不行，最后发现是电源模块的开关频率正好落在信号频段附近，换了 LDO 就全好了。你手头有频谱仪吗？可以先扫一下电源轨的噪声谱，看看有没有尖峰正好落在 8GHz 到 16GHz 之间。如果确实有，那大概率是供电问题，而不是信号链路问题。这条路径成本最低，见效最快，值得先试。

一句话：先看时钟，再看电源，最后才是均衡和走线。你测眼图时用的参考时钟如果是板载的，先确认它有没有开 SSC，很多国产 FPGA 默认不开，但 Gen5 协议要求必须开，而且调制频率和范围都有规范，这个不对，眼图永远过不了。调完时钟再看电源纹波，然后才轮到 TX 均衡和 RX CTLE/DFE 配合。走线那边，背钻和参考层连续性比换板材重要多了，你试试把 stub 背钻干净，效果可能比换 Rogers 还明显。