2026年了，FPGA工程师做AI加速卡，只会调IP核不懂底层卷积计算单元设计，面试被问MAC阵列怎么规划怎么答？

先对齐一下你的处境：能用IP核把卷积跑通，说明你已经跨过了FPGA开发的门槛，缺的是从『调用者』变成『设计者』的那层视角。面试官问MAC阵列，本质不是考你背公式，而是看你能不能讲清楚『为什么这么排』。建议你先别急着啃DSP48E1手册，从脉动阵列的经典论文或MIT 6.111的Lab入手，重点理解两个概念：数据复用（同一份输入被多个PE共享）和权重预加载（权重在计算前就驻留在PE里）。练手项目推荐VTA或FINN，但不用全跑通，只看它们的PE阵列怎么映射卷积的循环即可。至于和卷积参数的关系，核心就一句话：输出通道数决定PE阵列的列数，输入通道数和卷积核大小决定数据复用方式，而DSP数量是硬约束——比如你有200个DSP，每个PE用2个DSP做8bit乘加，那最多排100个PE。面试时你把这个推导过程讲出来，比背一堆数字强得多。另外提个风险：别一上来就追求大阵列，带宽跟不上反而浪费，先在小规模上把时序收敛了再说。你现在用的Vivado版本是2019以后的吗？不同版本的DSP48E2原语例化方式有点差异，这个会影响你练手时的代码习惯。

这条路我走过，给你讲讲我的真实过程吧。我当时也是只会调IP，被问MAC阵列直接懵。后来发现，关键不是去学那些高大上的『脉动阵列理论』，而是先把卷积计算本身拆成循环。你随便拿一个3×3卷积，输入通道16，输出通道32，把计算展开成for循环，然后问自己：如果我有16个乘法器，怎么安排这些循环能最快？答案就是——把输出通道的循环映射到PE列上，把输入通道的循环映射到时间上，每个PE内部累加。这就是MAC阵列规划的雏形。数据复用怎么设计？看你要省带宽还是省DSP。省DSP就把多个输入通道串行复用同一个PE，省带宽就把输入行缓存下来让多个PE共享。这两者是矛盾的，面试官其实就想看你有没有这个权衡意识。DSP48E1和位宽的关系更实在：一个DSP48E1能做25×18的乘法，如果你用8bit数据，理论上一个DSP能塞进两个乘法器（通过级联或拆分），但代价是时序变差。所以实际规划时，你先算总乘法次数，再除以DSP数量得到每个DSP的复用次数，然后反推需要多少时钟周期完成一层卷积，最后看这个周期数能不能满足帧率要求。这套推导逻辑比任何资料都重要，建议你拿一个具体网络（比如YOLO的某一层）自己算一遍，算完再去改开源项目里的PE参数，感受会完全不一样。补充一点：面试时如果被问『为什么不用IP核』，别顺着否定自己，可以说『IP核是通用优化，自定义阵列才能针对特定数据位宽和稀疏性做裁剪』——这反而是加分项。你目前是打算先补理论还是直接上手改开源代码？这个选择会影响你接下来两周的时间分配。

直接点破：面试官问MAC阵列，不是要你背脉动阵列论文，而是看你会不会『算账』。给你个具体练法：拿YOLOv5s的第一层卷积，输入640x640x3，输出32通道，3×3卷积，手头假设有200个DSP。先算总乘法次数，除以DSP数得到至少需要的时钟周期，再对比BRAM带宽（比如UltraScale+能提供多少GB/s），看带宽够不够喂饱这些DSP。算完你会发现，带宽往往才是瓶颈。这个推导过程你当场画出来，面试官基本就满意了。资料不用多，VTA的源码注释加上MIT 6.111的LFSR那节（虽然讲的是另一个东西，但帮你建立硬件思维）就够。另外提个误区：别纠结DSP48E1和E2的区别，面试官问这个概率很低，真问就说『E2支持27×18，位宽更灵活』即可。你手头有具体的FPGA板卡型号吗？不同器件的DSP数量和BRAM带宽差别很大，这个会直接影响你规划时的数字。

个人感觉你缺的不是知识，是『从计算到硬件』的翻译能力。MAC阵列规划说白了就是三件事：把卷积循环展开成硬件结构，把DSP资源对应到乘法器数量，把BRAM带宽对应到数据复用次数。面试官问的时候，你就拿一个具体例子现场推演——比如输入32通道、输出64通道、3×3卷积，手头有512个DSP，怎么排？先算总乘法次数，再除以DSP数得到时钟周期，然后检查BRAM带宽够不够喂饱这些PE。这个推演过程比任何理论都加分。资料推荐看VTA的源码注释，比论文直白。另外注意：IP核和自定义阵列的差别在于，IP核是通用优化，自定义才能针对位宽和稀疏性裁剪。你面试时主动提这个对比，能体现你真的理解底层。你现在能跑通一个自定义PE阵列的仿真吗？哪怕只是4×4的，先跑通再谈优化。

其实你可以把MAC阵列规划理解成一次『搬家』：数据是家具，DSP是搬运工，BRAM是仓库到房间的走廊宽度。面试官真正想看的，是你有没有意识到这三者之间是互相掐脖子的关系。我建议你直接拿一个具体网络层做推演，比如ResNet18的第一个3×3卷积，输入224x224x64，输出64通道。先写循环，把输入通道和输出通道的循环分别标成i和j，然后问自己：如果我有96个DSP，每个DSP做8bit乘加，那么PE阵列应该排成几行几列？这里有个关键取舍——行数对应输出通道的并行度，列数对应输入通道的并行度。行数越多，同一份输入数据被复用的次数越多，BRAM带宽压力越小，但代价是DSP利用率可能下降，因为输出通道数不一定能整除行数。反过来，列数越多，输入数据搬运越频繁，带宽需求直线上升。我自己练的时候，先固定DSP数量，画一张表：左边写不同行列配置，右边写对应的带宽需求（每周期要读多少字节）和DSP利用率（有没有空转周期）。画完你会发现，最优解往往不是数字最大的那个，而是让带宽刚好卡在BRAM极限附近的那个。至于资料，VTA的源码注释确实是好东西，但别一上来就啃，先看它的PE阵列拓扑图，再看它怎么把卷积循环映射到时间轴上。FINN更偏量化，适合你理解位宽和DSP数量之间的关系，比如8bit乘加占用一个DSP，4bit可以塞两个，但代价是控制逻辑变复杂。面试时你只要把这张表画出来，再点一句『带宽决定阵列宽度，DSP数量决定阵列深度，利用率是权衡后的结果』，基本就过关了。你手头有具体的FPGA型号吗？不同器件的BRAM带宽差别挺大的，这会影响你的最优配置。

个人感觉你缺的不是MAC阵列的理论，是『把卷积翻译成硬件循环』的肌肉记忆。找个周末，拿一个16输入通道、32输出通道、3×3的卷积，手写循环展开，然后逼自己回答三个问题：第一，如果只有8个乘法器，循环顺序怎么排最省时间？第二，输入数据是重复用的，哪些数据该缓存在PE里，哪些该从BRAM反复读？第三，位宽从8bit降到4bit，DSP数量能省一半，但累加器精度会不会不够？这三个问题想清楚，你就能自己推导出脉动阵列的结构了，不需要看论文。面试时哪怕你的答案不完美，只要能把这三个权衡讲明白，面试官就会觉得你是真懂，而不是背了篇综述。资料的话，MIT 6.111的Lab 3讲脉动阵列那节可以看，但更重要的是自己动手画数据流图，画着画着就通了。你之前调IP核的时候，有没有注意过IP核的Latency配置和DSP利用率这两个参数？那其实就是最简单的MAC阵列规划案例。

别慌，面试官问MAC阵列，九成是想听你讲清『数据从哪来、在哪算、算完存哪』这三件事。你拿个3×3卷积，假设8个DSP，自己画一遍数据流图，画完你就发现脉动阵列就是给数据排了个队。资料看MIT 6.111的Lab 3就够了，别贪多。你用的是哪块板子？DSP数量不同，规划思路差挺多。

说实话，只会调IP核这事儿，在2026年的AI加速岗面试里确实有点悬，但也不是没救。你缺的不是理论，是『把卷积翻译成硬件循环』的肌肉记忆。我建议你找个周末，拿一个16输入通道、32输出通道、3×3的卷积，手写循环展开，然后逼自己回答三个问题。第一，如果只有8个乘法器，循环顺序怎么排最省时间？第二，输入数据是重复用的，哪些数据该缓存在PE里，哪些该从BRAM反复读？第三，位宽从8bit降到4bit，DSP数量能省一半，但累加器精度会不会不够？这三个问题想清楚，你就能自己推导出脉动阵列的结构了，不需要看论文。面试时哪怕你的答案不完美，只要能把这三个权衡讲明白，面试官就会觉得你是真懂，而不是背了篇综述。资料的话，MIT 6.111的Lab 3讲脉动阵列那节可以看，但更重要的是自己动手画数据流图，画着画着就通了。你之前调IP核的时候，有没有注意过IP核的Latency配置和DSP利用率这两个参数？其实那就是MAC阵列规划的影子，只是被封装了。

给你个更直接的练法，别碰论文。拿YOLOv5s的第一层卷积，输入640x640x3，输出32通道，3×3卷积，假设手头有200个DSP。先算总乘法次数，除以DSP数得到至少需要的时钟周期，再对比BRAM带宽，看带宽够不够喂饱这些DSP。算完你会发现，带宽往往才是瓶颈。这个推导过程你当场画出来，面试官基本就满意了。资料不用多，VTA的源码注释加上MIT 6.111的LFSR那节（虽然讲的是另一个东西，但帮你建立硬件思维）就够。另外提个误区：别纠结DSP48E1和E2的区别，面试官问这个概率很低，真问就说『E2支持27×18，位宽更灵活』即可。你手头有具体的FPGA板卡型号吗？不同器件的DSP数量和BRAM带宽差异挺大，规划策略完全不一样。

我不太建议你一上来就啃脉动阵列的论文，那玩意对只会调IP的人打击太大，容易劝退。你缺的其实是一个特别具体的账本：给你一个卷积层，你能不能算出它要多少乘法、多少加法、多少中间结果，然后倒推需要多大的PE阵列、多少DSP、多少BRAM带宽。我建议你拿YOLOv5s第一层练手，输入640x640x3，输出32通道，3×3卷积。先算总乘法次数，比如大概是64064032333，约1.06亿次乘加。假设你有200个DSP，每个DSP每周期做一次乘加，那至少需要53万周期。再算BRAM带宽：每个周期要喂给阵列多少输入数据？如果输入通道是3，输出通道是32，PE阵列排成8行4列，那每个周期要读8个输入像素和4个权重，如果位宽8bit，就是96字节每周期。对比你板子的BRAM总带宽，比如UltraScale+大概能提供几百GB/s，折算下来每周期几十字节，你会发现带宽往往先撑不住。这时候你自然就理解为什么要做数据复用——把一行输入缓存下来让多个PE共享，而不是每个PE都去读BRAM。这个推演过程你面试时当场画出来，比背任何架构都管用。资料就看MIT 6.111的Lab 3和VTA的源码注释，别贪多。你手头有具体的板卡型号吗？不同器件的DSP数量和BRAM带宽差异挺大，规划策略完全不一样。