2026年了，FPGA工程师搞AI加速，MAC阵列和脉动阵列到底啥区别？面试总被问但答不好

说白了，MAC阵列是硬件视角，脉动阵列是数据流视角。前者回答「有多少个乘加器」，后者回答「数据怎么在乘加器之间流动」。面试官问区别，其实是想看你有没有从体系结构层面想问题，而不是只会调IP。你下次可以说：脉动阵列本质是用寄存器把数据搬移和计算重叠起来，省的是访存带宽，代价是控制更麻烦。

我当时也在这上面栽过跟头，后来想明白一个点就通了：普通MAC阵列里，每个PE是独立的，你给它喂数它就算，数据怎么走由外部调度决定；而脉动阵列里，PE之间是有「约定」的，数据从左往右流，权重从上往下流，每个PE在某个时钟周期做什么事是预先编排好的。所以面试官问数据复用，你就要说：脉动阵列让同一个权重被多个输入重复使用，或者让同一个输入流经多个权重，这样数据从片外读进来的次数就少了。FPGA上做的话，最头疼的是PE间的时序对齐——你得保证数据到达每个PE的时钟周期刚好匹配，否则算出来全是乱的。我建议你先看Systolic Array那篇经典论文，再看Gemmini的Verilog代码，重点看它的PE怎么例化、数据怎么移位。别一上来就搞大阵列，先在4×4上把时序调通，再扩规模。

面试官问这个，八成是想筛掉只会堆DSP的人。你想想，FPGA上做MAC阵列，最直接的做法就是例化一堆DSP48，每个乘加器独立工作，输入数据靠MUX或FIFO分发，输出再做加法树。这种结构的好处是灵活，坏处是每个PE都要有足够的带宽喂数据——256个PE同时要数，片外带宽根本撑不住。脉动阵列解决的就是这个：数据像流水一样在PE间传，一个输入可以沿着阵列走好几步，每个时钟周期每个PE只用接收邻居的数据，这样对外带宽需求就降下来了。但代价也明显：第一，PE之间必须严格同步，FPGA布线延迟会吃掉时序余量，你得用寄存器打拍对齐；第二，数据调度逻辑比普通MAC复杂得多，比如矩阵分块、边界填充、空闲周期插入，这些都要你自己设计；第三，片上BRAM带宽可能成为新瓶颈，因为你要同时读权重和输入，两个端口不够就得用多块BRAM拼。我个人建议，如果不是论文需要，FPGA上做AI加速用脉动阵列性价比不高——现在很多FPGA厂家的AI引擎本身就是MAC阵列，工具链支持成熟。但如果你要搞懂原理，可以看看Eyeriss那篇论文，或者搜一下有开源的小型脉动阵列实现，比如在GitHub上能找到4×4的Verilog代码。你平时用IP核，其实可以先反推一下：IP核的端口设计里，有没有类似「数据有效信号」和「PE间握手」的机制？想通了这点，面试就能聊到点子上。你目前主要是卡在概念理解，还是卡在FPGA实现细节上？

其实面试官问这个，核心是想看你有没有从「数据搬运」的角度想问题。普通MAC阵列就像一堆独立的计算器，每个PE自己从RAM里拿数算，数据怎么分配全靠外面的调度逻辑，好处是灵活、控制简单，坏处是你得保证每个PE都有足够的带宽喂进去。脉动阵列反着来，它让数据在PE之间像流水一样传，一个输入能被好几个PE依次用，这样对外部存储的访问次数就少了。FPGA上做脉动，最坑的是PE间的时序对齐——数据到达每个PE的时钟周期必须刚好匹配，布线延迟稍微偏一点就算错。建议你先跑通一个4×4的小阵列，用寄存器打拍把数据流调顺，再想扩规模的事。你目前是卡在时序对齐上，还是不知道数据调度怎么设计？

聊点工程上的体会吧。我一开始也以为脉动阵列就是「省带宽」，后来做起来才发现，它其实是把「访存问题」转化成了「调度问题」。普通MAC阵列，你只要保证每个PE有数据就行，调度简单粗暴；脉动阵列呢，你得提前设计好数据流矩阵——哪个权重在哪个周期进哪个PE、输入怎么换行、边界要不要填零，这些全得在RTL里写死。一个常见的坑是：你算好了理论上的数据流，但FPGA布线后PE间的路径延迟不均衡，导致数据错拍。解决办法是给每个PE的输入加一级可旁路的寄存器，调试时用ILA抓内部信号看数据流，别光看最终结果对不对。另外，片上BRAM带宽很容易被忽略——脉动阵列虽然省了片外带宽，但片上你要同时读权重和输入，双端口BRAM可能不够用，得拆成多块或者用URAM。推荐你看一下Pushkin那篇经典论文里的数据流图，再对着Systolic-Array的开源代码（比如那个用Chisel写的）捋一遍，比单看文字理解快得多。你现在是打算在Xilinx还是Intel的平台上做？BRAM资源差挺多的。

我面试时被问过类似问题，后来想明白一个比喻：普通MAC阵列像「外卖」，每个PE点单，调度中心一单一单送；脉动阵列像「食堂打菜流水线」，你端着盘子走，每个窗口给你加一勺。区别在于，外卖模式下每个PE都要单独跑一趟存储，带宽需求跟PE数量成正比；流水线模式下，你走一趟就能拿到所有菜，带宽需求跟「队伍长度」相关，跟PE数量解耦了。这就是面试官想听的核心：数据复用。脉动阵列让同一个输入数据沿阵列流动，被多个权重依次乘累加，或者让同一个权重沿反方向流动，被多个输入复用——不管哪种，关键是「数据在PE间移动，而不是从存储重复读取」。FPGA上实现，最容易被低估的是控制逻辑的复杂度。你写RTL时，PE本身很简单，就是乘加加寄存器，但顶层的「数据发生器」才是难点——它要根据矩阵尺寸、分块策略、流水线阶段，生成每个周期的使能信号和数据。建议从「权重固定、输入流动」的1D脉动阵列开始，比如FIR滤波器就是天然的脉动结构，先把它吃透，再扩展到2D矩阵乘。论文方面，除了经典那篇，可以看下Eyeriss的论文，它对数据复用方式分类很清楚，面试时能说出「权重固定/输入固定/输出固定」三种数据流，就已经赢过大多数人了。你之前调的IP核是Xilinx的Matrix Multiply还是自己写的RTL？如果是前者，建议自己写一个4×4的脉动乘加器，哪怕慢一点，能画清楚时序图就行。

说个可能不太一样的角度：MAC阵列和脉动阵列的区别，本质上是「计算逻辑」和「通信逻辑」谁主导的问题。普通MAC阵列，通信逻辑在外围——你需要一个大的仲裁器或FIFO来分数据，PE内部只是纯计算；脉动阵列，通信逻辑被拆碎了塞进每个PE里——每个PE既是计算单元，又是「接力棒」，它接收邻居的数据，算一下，再传给下一个。所以面试官问区别，其实是在问：你有没有意识到，AI加速器的瓶颈往往不在计算而在数据搬运？你回答的时候，如果能主动提到「Amdahl定律在访存上的体现」，会显得很有体系感。FPGA实现上，我踩过一个坑：为了追求高频率，我把PE间的寄存器加多了，结果数据流被切得太碎，控制时序反而更复杂。后来发现，对于中等规模（比如16×16），不如让PE间直接连线，用全局时钟约束保证时序，频率低一点但调度简单得多。另一个建议是，先别用HLS写脉动阵列——HLS的循环流水化很难精确控制PE间的数据依赖，用Verilog手写反而清晰。代码参考的话，除了Gemmini，可以看下Systolic-Array-32×32这个项目，它的测试平台写得很好，能让你直观看到数据流怎么对齐的。你现在是纯做FPGA，还是也会接触ASIC？如果只做FPGA，其实脉动阵列的收益在某些场景下不如直接加DSP数量来得实在。

简短说一句吧。面试时被问区别，记住两点就够：一是数据复用方式不同——脉动阵列让数据在PE间流动复用，普通MAC阵列是每个PE独立取数；二是控制复杂度不同——脉动阵列的调度是「预编排」的，写RTL时要精确到每个周期每个PE做什么。FPGA上做，时序对齐是第一难关，BRAM带宽是第二难关。推荐直接去GitHub搜systolic array，找带testbench的项目，跑通一个小的比看十篇论文都管用。你面的是AI芯片公司，大概率会追问「你怎么衡量带宽节省」，可以准备一个简单的公式：普通MAC带宽需求≈PE数×访存次数/周期，脉动≈输入数据宽度/周期。能说出来这个，基本就过关了。你下次面试前，要不要先自己画一个4×4脉动阵列的时序图？画完就通了。

其实你被问住不冤，因为这两个词在面试场景里根本不是同一层的东西。MAC阵列说的是“有多少个乘加器在干活”，脉动阵列说的是“数据怎么在这些乘加器之间流动”。你平时调IP核，看到的是前者；面试官想听的，是你能不能从访存带宽的角度解释后者。普通MAC阵列，每个PE各自去RAM里取数，带宽需求跟PE数量成正比，256个PE就得喂256份数据；脉动阵列让数据沿阵列流动，一个输入可以被多个PE依次复用，对外带宽需求跟阵列边长相关而不是面积。但代价是调度复杂度上去了——你得在RTL里精确到每个周期哪个PE收哪个数、往哪传，边界要不要补零，这些全是预先编排好的。FPGA上做，我踩过的坑是PE间直接连线在布线后延迟不均衡，导致数据错拍，后来给每个PE入口加了一级可旁路的打拍寄存器，调试时用ILA抓内部信号看数据流才调通。另外片上BRAM带宽也容易忽略，双端口不够用就拆成多块。想快速上手，去GitHub搜systolic array带testbench的小项目，跑通一个4×4比看十篇论文都强。你面的是AI芯片公司，他们大概率会追问“你怎么衡量带宽节省”，能说出“普通MAC带宽≈PE数×访存次数/周期，脉动≈输入数据宽度/周期”这个对比，基本就过关了。你下次面试前，要不要先自己画一个4×4脉动阵列的时序图？画完就通了。

我换个不太一样的角度说吧。你纠结“MAC阵列和脉动阵列的区别”，但面试官真正想问的，其实是“你有没有意识到AI加速器的瓶颈在数据搬运，而不是计算本身”。普通MAC阵列，计算和通信是解耦的——PE只管算，外面用一个大的仲裁器或FIFO把数据分发给每个PE。这种结构的好处是控制简单、灵活，你随时可以改调度策略；坏处是带宽压力全堆在分发那一步，PE越多，喂数据的压力越大，最后你会发现DSP48没用满，反而在等数据。脉动阵列是把通信逻辑拆碎了塞进每个PE里——每个PE既是计算单元，又是接力棒，它接收邻居的数据，算一下，再传给下一个。这样数据搬运和计算重叠起来了，外部存储的访问次数大幅下降。但代价是，你从“写代码控制数据流”变成了“设计数据流本身”。你得提前想清楚矩阵怎么分块、权重在哪个周期进哪个PE、输入怎么换行、边界要不要填零，这些全得在RTL里写死。FPGA上做，我个人的体会是：不要一上来就追求高频率。为了把时钟跑到300M，给PE间加一堆寄存器打拍，结果数据流被切得太碎，控制时序反而更乱。对于16×16这种中等规模，不如让PE间直接连线，用全局时钟约束保证时序，频率低一点但调度简单得多。还有一个常见的坑是片上BRAM带宽——脉动阵列虽然省了片外带宽，但片上你要同时读权重和输入，双端口BRAM可能不够用，得拆成多块或者用URAM。想深入学习的话，推荐先看Pushkin那篇经典论文里的数据流图，再看Gemmini的Verilog代码，重点看它PE怎么例化、数据怎么移位，比你自己瞎琢磨快得多。你目前是卡在时序对齐上，还是不知道数据调度怎么设计？