2026年了，FPGA大赛拿国奖的项目，评委到底更看重算法创新还是工程完成度？备赛三个月够不够？

先说结论：评委不会只看某一项，但功能跑通是门票，算法创新是排名。我当年拿国二的项目，算法其实不新，就是传统Canny加了个自适应阈值，但我们在板子上做到了实时1080p，文档里把每一级流水线的时序约束都写清楚了，答辩时现场演示了不同光照下的效果。评委问得最多的反而是「你这个阈值自适应会不会导致边缘断裂」「资源占用多少」。反过来，我见过一个队上了YOLO-tiny，但帧率只有2fps，演示视频还剪了帧，评委直接问「现场能跑吗」，气氛就很尴尬。所以我的建议是：先别吵算法，花两周把OV5640采集到HDMI显示这条链路彻底打通，中间加个最简单的边缘检测，这个原型就是你们的底线。之后一个月再往上叠轻量化网络，但一定要保证在你们板卡上能跑到至少15fps，不然宁可不加。最后一个月别碰代码了，全力写测试报告、画系统框图、录无剪辑演示视频、准备评委可能追问的「为什么不用HLS」「为什么选这个量化位宽」。每天4小时是基线，但更关键的是前两周要集中突破，三个人一起调DDR3和时序，别各写各的模块。对了，你们用的哪家的板卡？如果是Zynq UltraScale+，软硬协同的分工方式会跟纯FPGA很不一样，这个会影响计划。

我跟你说个更扎心的视角：评委其实是在「挑毛病」，不是在「找亮点」。你算法再花哨，只要他能在演示时抓到一个明显瑕疵——比如运动物体拖影、边缘抖动、帧率不稳定——你前面所有创新都白搭。反过来，工程完成度高的项目，哪怕算法朴素，评委也会觉得「这组基本功扎实」，愿意在答辩时多聊几句，而多聊就意味着你能展示更多细节，印象分就上去了。所以本质上，你要做的是「可控的复杂度」：选择一个你完全能驾驭的算法，把它做到极致稳定，然后在某个单点上做一个小创新，比如自定义一个轻量级卷积模块，或者用状态机优化DMA传输效率。这个创新点不用大，但必须能讲清楚「为什么比常规做法好」以及「实测数据是什么」。三个月时间线我给你拆细一点：第1-2周，三个人一起把开发环境、板卡驱动、图像采集显示链路跑通，这期间别写任何算法，就调时序和接口；第3-6周，实现核心算法原型，每天记录资源占用和帧率，建立基线数据；第7-9周，做优化，比如流水线重排、DSP切片复用，同时开始写文档框架，把每个模块的接口定义和时序图先画出来；第10-12周，冻结功能，只做演示脚本和答辩PPT，模拟评委提问至少三轮。每天4小时是底线，但周末最好能连续两天泡在实验室，因为很多问题是需要连续调试才能解决的。另外，你们三个人一定要有个明确的「系统集成负责人」，不然最后一个月光联调就能耗掉两周。最后问一句：你们目标国一还是国二？这两个策略差别挺大的，国一需要你有一个能讲三分钟的技术亮点，国二则更看整体完成度。

说实话，你这个问题本身就暴露了团队还没对齐目标。队长想上YOLO，你担心工程完成度，这说明你们连「国奖到底长什么样」都没达成共识。我建议先别急着定算法，三个人一起去把往年获奖名单和作品简介翻一遍，看看国一和国二的项目分别是什么风格。你会发现，国一的项目通常有一个非常清晰的「一页纸故事」：比如「基于动态重配置的实时缺陷检测」，而国二项目往往是「功能齐全但亮点模糊」。所以你们要做的第一件事，不是选算法，而是定「一句话简介」。比如「基于轻量化卷积的实时手势识别」和「基于高效流水线的边缘增强系统」，这两个方向评委的期待值完全不同。至于时间，三个月绝对够，前提是你们能接受「砍功能」的勇气。很多人死在「什么都想做」——今天加个HDR，明天加个降噪，最后啥都不稳。我的经验是：定一个核心功能，一个扩展功能，一个演示场景，剩下的全部砍掉。每天4小时有效投入，但碎片化的4小时不如连续的3小时，所以尽量把晚上和周末整块时间留给调试。最后，答辩时评委一定会问「你用了什么开发工具」「为什么选Verilog而不是HLS」，这些基础问题如果答不好，会显得你们只是调包侠。建议提前把Xilinx或Altera的官方文档里关于你们所用IP核的章节过一遍。你们现在是大三，如果这次能拿奖，对秋招简历是很大的加分项，尤其是数字IC岗位，所以值得拼一把。你们打算用哪家的板卡？这个得早点定，因为不同厂商的开发流程差异很大，别中途换平台。

我拿国奖那年，队里也吵过一模一样的架，最后赢在把「算法创新」和「工程完成度」用时间线分开，而不是二选一。评委打分的底层逻辑是：功能实现是门票，工程规范性决定下限，算法创新决定上限。你想想，一个功能跑不通的项目，连答辩演示都撑不过三分钟，评委就算想给你创新分也没法下笔；但反过来，一个功能极其稳定、文档漂亮的项目，哪怕算法就是传统Sobel加了个自适应阈值，评委也会觉得「这组基本功扎实」，愿意多问几句，多问就意味着你能展示更多细节。所以我的建议是：前一个月别碰YOLO，三个人集中精力把OV5640采集到HDMI显示这条链路彻底打通，中间加一个最简单的边缘检测作为底线原型。这一个月每天至少四小时有效投入，周末全天，重点不是写算法，而是把时序约束、DMA传输、帧缓存这些工程地基夯实。第二个月再上轻量化网络，但给自己定死一条规矩：在你们板卡上帧率达不到15fps就立刻回退，宁可用传统算法加一个自适应阈值的小创新，也不要一个跑不动的花架子。这个阶段可以开始做扩展功能，比如动态参数调节或者多分辨率切换，但每个功能都要有对应的测试数据支撑。最后一个月彻底锁代码，全力写测试报告、画系统框图、录演示视频、准备答辩QA。你可能会觉得一个月写文档太久，但评委真正翻的就是那本报告，你的创新点能不能讲清楚、数据是不是真实测出来的、系统架构图是不是规范，全看这一个月。另外提醒一句，演示视频千万别剪帧，去年有组就是视频看着流畅，现场一跑卡成PPT，直接被问「现场能跑吗」，气氛特别尴尬。三个月够不够？够，前提是你们能接受「砍功能」的勇气，把核心故事讲成一个句子，比如「基于轻量化卷积的实时缺陷检测」，而不是「什么都想做」。顺便问一句，你们现在板卡型号定了吗？不同器件的DSP资源和BRAM差很多，这会影响你选轻量化网络的深度。

三个月够不够，取决于你们敢不敢在第二周就烧掉一块板子。我见过太多组前两个月都在「准备」，第三个月才开始调板子，最后交上去一个能开机但一演示就崩的demo。我的建议是：第一天就定死一个「最丑但能跑」的底线——OV5640进，DMA存帧，HDMI出，哪怕图像是花的、颜色是错的，只要这条链路通了，你们就有了讨论算法创新的资格。之后所有工作都在这条链路上迭代，而不是另起炉灶。算法上，YOLO不是不能碰，但你们得先问自己：板子上能不能跑到10帧？DDR带宽够不够？如果不能，就退一步做传统检测加一个巧妙的加速结构，比如用二值化加连通域标记，在FPGA上做到实时，这本身就是创新。评委看的是「你在限制条件下解决了什么问题」，不是「你调用了多新的模型」。至于每天投入，前一个月建议每天至少5小时，周末全天，但别熬通宵——熬一次要缓三天，效率反而低。最后一个月至少留两周不碰代码，专门写文档和录演示视频，因为文档里写错一个时序约束，比代码里少一个模块更致命。你们现在最该做的不是吵算法，是明天就去实验室把开发环境装好，跑通第一个LED流水灯。另外问一句，你们用的具体是哪块板子？Zynq还是纯FPGA？这决定了YOLO到底可不可行。