FPGA大赛国赛评委到底看重什么？是创新点还是工程完成度？备赛三个月还有机会冲奖吗？

说实话，三个月冲国奖，最怕的不是方案不够炫，而是你中途换题把自己节奏打乱。你们现在有边缘检测加简单追踪的demo，这已经是个能跑的底子了。评委打分那套权重你自己也看到了，创新性30%和工程完成度30%是平起平坐的，但你要想清楚，创新性不是指你换了个YOLOv5-tiny上去就叫创新，而是你在现有方案里做了哪些别人没做的优化。比如你的边缘检测能不能在Kria的DPU上做流水线加速？目标追踪的帧率能不能稳定在60fps以上？这些细节打磨好了，比换题靠谱得多。每天6小时有效开发时间，三个月就是540小时，足够你把现有方案做到极致了。别贪多，把追踪的鲁棒性提上去，现场演示的时候别掉链子，比什么都强。你们Kria板子的PL端资源利用率现在到多少了？这个数据直接决定你还能塞多少优化逻辑。

评委打分那套比例，你背下来没用，得理解它背后的逻辑。创新性30%和工程完成度30%并列第一，但你要知道，国赛评委大多数是高校老师加企业工程师混着来的，他们看作品时心里其实就两个问题：这活儿是不是你干的？这活儿干得利索不利索？工程完成度本质上是在回答第一个问题——你的demo是不是只是调了个现成的开源库跑通就算完？如果你把YOLOv5-tiny直接部署上去，虽然技术难度分可能涨一点，但评委一眼就能看出你是套了Ultralytics的现成权重，那创新性分反而会往下掉。反过来，你现有的边缘检测如果能自己写个Sobel或Canny的硬件加速模块，在PL端用流水线实现，再和PS端的追踪逻辑做个软硬件协同，哪怕算法本身不新，但工程上的差异化就出来了。这才是三个月该花时间的地方。具体说，每天6小时，前一个月把现有方案的瓶颈找出来——是帧率上不去还是延迟太高？用Xilinx的Vitis Analyzer看下瓶颈在DDR带宽还是计算单元利用率。第二个月做针对性优化，比如把边缘检测的kernel改成行缓冲结构减少DDR访问，或者用SIMD指令优化追踪的匹配算法。最后一个月全力做演示脚本和容错设计，现场演示出问题才是真翻车。至于换题，除非你团队里有人之前完整部署过YOLO系列到Vitis AI，否则别碰，三个月从零开始调量化、编译、DPU配置，风险太大了。另外提醒一句，Kria的K26虽然有DPU，但YOLOv5-tiny的INT8量化后精度损失可能让你目标追踪的准确率掉到没法看，到时候你连现有方案的稳定性都保不住。你们现在边缘检测的实时性是多少？如果已经到30fps以上，那还有优化的余地，如果只有十几帧，先解决这个再说。

换个角度说，评委看演示的时候，其实是在看一个「故事」。你的作品得有一个完整的叙事线：输入是什么，中间经过什么处理，输出是什么，每一步为什么这么设计。你们现在有边缘检测加追踪，这就是个完整的故事了，但故事的高潮部分——也就是现场演示最能抓眼球的地方——往往不在算法本身，而在你怎么把结果可视化。比如你可以在HDMI输出上叠加实时边缘轮廓和追踪框，再加个帧率和延迟的OSD显示，评委一看就知道你的系统是活的、有工程感的。这比你在PPT里写「本方案创新性地改进了NMS算法」要有说服力得多。至于YOLOv5-tiny，说实话，除非你打算在答辩时专门讲怎么把DPU的利用率从60%调到85%，否则部署上去对拿奖的边际收益很小，反而可能因为演示时模型加载慢或者推理卡顿扣了现场分。三个月时间，我的建议是：把现有追踪的卡尔曼滤波预测调好，让目标在短暂遮挡后能重新锁定，这比换模型更能体现工程深度。另外，你们团队如果有余力，可以做一个简单的GUI控制界面，用Python写个上位机，通过UART或以太网实时调节边缘检测阈值和追踪参数，评委提问时你现场调个参，效果绝对炸。你们现在demo的输入源是摄像头还是视频文件？如果是摄像头，建议提前备好一个光线稳定的测试环境，现场演示的不可控因素越少越好。