2026年了，FPGA大赛省赛和国赛的获奖作品，评委更看重创新点还是工作量？备赛方向怎么定？

其实你观察往届获奖名单会发现，国一里既有纯算法创新的，也有纯工程量的，但这两类作品有个共同点：现场演示都特别扎实。评委打分不是给你填一张创新分加工作量的表格，而是先在心里给你分个档——你的系统是不是完整闭环、有没有明显短板，这决定了你是二等还是三等；之后创新点才决定你在一等里能不能往前排。你们三个人每天时间有限，我建议别把宝押在'新颖算法'上，那种东西一旦调试不通，整个作品就垮了。更实际的做法是：选一个成熟但不算烂大街的方向（比如图像处理、通信基带这类），把框架搭完整，然后只挑其中一个子模块做改进，比如把某个滤波算法换成轻量化变体，或者优化一下时序达到更高吞吐。这样工作量有保障，又能讲出一个具体的创新故事，评委问起来你也答得深。纯堆模块那种路，适合四个人且有大把时间熬夜的组，你们课多，风险太高。

我拿过一次省一、一次国二，说点可能不太好听但真实的话：评委也是人，看几十个队之后，真正能记住的往往不是工作量最大的，而是那个'有点意思'的。但'有点意思'的前提是你能在两分钟里讲清楚它为什么有意思，并且演示不出错。我们那届有个队做了个很炫的AI加速卡，结果现场上电三次才跑通，评委脸色就不太好，最后只给了省二；另一个队就是个普通的UART转以太网网关，但人家把上位机、日志、异常恢复全做全了，演示一次过，反而拿了省一。所以我的建议是，你们可以按'七三开'分配：七成精力把成熟链路做完整——电源、时钟、复位、上位机交互、看门狗这些都别省，保证任何时候demo都能一键跑起来；三成精力去搞一个局部创新，最好是那种能直观看到效果差异的，比如同样的输入，你的处理延迟比基准方案低多少，或者资源占用少了多少。这样答辩时你先演示完整功能，再放出对比数据，评委自然觉得你既有工程能力又有思考。另外提醒一句，别只看国赛获奖名单，多看看你们省赛历年的题目和获奖比例，省赛评委其实更看重完成度，国赛才更吃创新，你们如果目标是冲国赛，那选题方向要往'有可扩展故事'的走，别选那种做完就完的题目。你们现在有大概的意向方向了吗？是更偏向图像还是通信？

别把创新和工作量看成二选一，评委真正看的是'性价比'——你用多少资源做出了什么效果。你们三个人课多，时间就是最大约束，那就要选一个'单点突破'的题目：整个系统用成熟IP或现成方案搭，只在一个关键指标上做优化，比如把FFT的实时性做到极致，或者把某个神经网络剪枝到能在低端FPGA上跑。这样工作量可控，创新点又突出。当年我们组就是这么干的，四天三夜只做了个图像边缘检测，但把Canny算法用流水线重构了一遍，延迟比官方库少了40%，答辩时直接放对比波形，评委眼睛就亮了，拿了国二。纯堆工作量那种路线，适合大二就开始准备、有半年时间磨的队，你们现在大三课多，真不建议。还有一个误区是觉得算法越新越好，其实评委更看重你对自己改动的理解深度，你把一个老算法改出新意，比贴一个Transformer上去却答不出细节强得多。最后提醒，演示前务必把硬件环境测烂，我们见过太多死在现场断电、线松、时钟不稳上的队了。你们打算用哪家的板子？如果是Xilinx的话，Vivado的时序约束那块得提前吃透。

说个可能跟主流建议不太一样的角度。评委看创新还是看工作量，本质上取决于你们把作品呈现到了哪个阶段。省赛海选阶段，评委一天要看几十个队，平均每个队可能就几分钟，这时候功能完整、演示流畅、板子不冒烟，比什么都重要。你算法再新颖，演示时波形出不来或者上位机崩了，评委根本来不及等你调。但到了国赛答辩，能进这个场子的作品功能基本都完整了，这时候评委才有余裕去问你：你这个创新点到底解决了什么实际问题？跟现有方案比优势在哪？所以我的建议是别把创新和工作量对立起来，而是按风险排序。你们三个人课多，最怕的是做到一半发现主攻方向走不通，那整个项目就塌了。更稳的路线是：选一个你们已经比较熟的方向，比如之前课设做过图像处理就继续做图像，先把整个链路用最成熟的方式搭通，保证任何一个时间点拿出来都能跑通demo。然后在这个基础上，只对其中一个模块做改进，这个改进最好是有量化对比的，比如资源占用降了百分之多少、延迟缩短了多少。这样就算改进没完全达到预期，你们也能讲出一个完整的工程故事，评委问起来你们对系统每个部分都清楚，不会一问三不知。反过来，如果你们三个人里有人对某个算法特别有执念，而且已经验证过可行性，那也可以赌一把，但要给自己设一个止损点，比如两周内跑不出初步结果就换方案。说到底，省赛看的是下限，国赛看的是上限，而你们现在时间有限，应该先保下限再冲上限。你们现在手头有没有已经跑通的基础平台，还是说要从零开始选型？

其实我个人觉得，你们纠结创新点和工作量，可能忽略了一个更现实的东西：评委真正会记住的，是你这个作品最后能不能讲成一个让人点头的故事。工作量是故事的骨架，创新点是故事的高潮，但骨架撑不住或者高潮没铺垫好，故事都讲不圆。我见过一个队，工作量确实大，接了五六个传感器还做了个APP控制，但答辩时每个模块都是浅尝辄止，评委问深一点就答不上来，最后分数反而不如一个只做了单通道数据采集但把精度和稳定性做到极致的队。反过来，纯算法创新的队翻车概率其实很高，因为算法这东西，仿真跑通了和上板跑通了是两码事，更别提还要跟外围电路配合。你们大三课多，每天能投入的时间有限，我建议你们把目标定为：做一个能完整走通数据流的小系统，这个系统不一定要多复杂，但必须从输入到输出每个环节都是你们亲手调的，而不是东拼西凑的demo拼盘。在这个基础上，选一个你们觉得有意思的点做优化，这个点可以是算法层面的，也可以是架构层面的，但一定要能拿出对比数据来证明它比常规做法好。说实话，评委也是人，你讲三分钟他们就能感觉到你是真懂还是背稿子。你们三个人的时间加起来，满打满算也就够把一个方向做深，与其铺开做五个半吊子模块，不如把一个闭环做到你们自己能挑出毛病来。对了，你们是打算报电赛还是集创赛？这两个赛道的评委口味其实不太一样，电赛更看重系统实现，集创赛更看重设计深度。

讲个我们当年踩过的坑。我们组当时选了个看起来很有创新的题目，用FPGA做神经网络加速，但四个人里没人真正写过RTL，全靠HLS糊上去，结果综合出来时序根本收敛不了，最后一周全在调布局布线，答辩前夜才勉强跑通，演示时还掉帧。评委问我们为什么用这个网络结构、量化做了没有，我们支支吾吾答不上来，最后只拿了个省三。后来我复盘，与其花三个月做一个自己都讲不清原理的华丽作品，不如用三个月把一个经典算法的FPGA实现吃透，哪怕只是把FFT的蝶形运算单元手工优化到极致，你都能在答辩时把每一级流水线的时序图画给评委看。所以我的建议很直接：你们三个人课多，就把目标定为做一个你们能完全hold住的小而精作品。具体操作上，先花一周时间把往届获奖作品的题目和摘要拉个清单，看看哪些方向是你们现有知识能覆盖的，排除掉那些需要大量数学背景或者高端IP的方向。然后选一个你们能找全参考代码的方向，先跑通官方或开源实现，再逐行读代码理解每一部分的作用。这个过程中你们会发现哪里是瓶颈，哪里可以改进——这才是创新点的来源，而不是凭空想一个高大上的概念。评委问的问题百分之八十会围绕你们自己写的代码展开，你把代码吃透了，哪怕创新点不大，也能答出深度。反过来，你贴一堆开源IP然后说做了集成，评委几句就能问穿。你们现在有没有哪个方向是之前课设或者平时自己折腾过的？从那里入手会省很多时间。

省赛和国赛的评审逻辑其实差别挺大，这个要先分清楚再定策略。省赛阶段，评委面对的可能有上百个作品，很多还是从网上找的现成方案改的，所以评审会偏向于看完成度和规范性——电源设计合不合理、时钟约束有没有做、有没有写测试文档、演示流程顺不顺，这些细节反而容易拉开差距。创新点在这个阶段不是不重要，而是除非你创新到能让人一眼看出来，否则评委可能根本没精力细看。到了国赛，能入围的作品完成度都差不多，这时候评委才会真正坐下来比较创新点的含金量，看你是真改进还是换了个参数。所以你们现在的策略应该是：先按省赛标准把工程规范做到位，比如代码风格统一、有仿真testbench、有上板自检脚本，这些工作量不大但很能体现专业度。创新点可以放在一个模块里慢慢磨，但不要让它成为整个作品的生死线。一个明智的做法是准备两个版本的方案：主方案是成熟可靠的，保证在任何情况下都能演示；备方案是在主方案基础上叠加的创新改动，如果调试顺利就上，不顺利就砍掉，不影响整体完整性。我见过太多队伍在创新点上投入过多，结果基础功能出了bug没时间修，最后连完整演示都做不到，这就本末倒置了。你们三个人可以分工，一个人管主链路，一个人管创新模块，另一个人管文档和演示准备，这样即使创新模块翻车，主链路也能撑住场面。你们现在是大三下还是大三上？这会影响你们还有多少整块时间可以用来调试。