2026年FPGA大赛国一学长复盘：电赛控制题和信号题到底哪个赛道更容易出成绩？

先别急着想哪个赛道容易出成绩，先想你们三个人暑假能投入多少小时。信号题表面是ADC和DSP，但真正的坑在高速采集的时序收敛和跨时钟域处理，Verilog强的人会很舒服，PCB那位得搞定模拟前端，数学好的负责滤波算法——正好三个人都能发力。控制题反而容易变成一个人的独角戏：数学好的推模型，Verilog的只写个PID，画板的调个电机驱动，看起来分工明确但风险全压在那位建模的同学身上。从国奖分布看，信号题对FPGA资源利用率和设计规范性考察更直接，评委更容易看出你的水平；控制题则容易因为调参没调好，明明系统架构不错也拿不到高分。你们既然有Verilog强的，我偏向选信号题。你们有没有先跑过一块高速ADC的demo板？

说实话，与其纠结题目类型，不如先做个风险清单。信号题最大的隐患是时间不可控，比如ADC采样率上不去、DDR3缓存爆了、示波器看到的毛刺死活消不掉，这些问题可能让你最后三天都在改时序约束，而不是调算法。控制题的风险则是'看起来简单做起来玄'，PID参数可能一个下午就调稳，但题目一旦要求抗扰动或者变负载，你可能连续两周都在改控制律。我见过一个队，Verilog水平一般但数学极强，选了控制题，用FPGA做模型预测控制，拿了国一——但这种组合很吃队友之间的沟通频率。你们要评估一个事：平时课设里，是那位数学好的同学能快速把公式变成C代码，还是那位Verilog的同学能自己看懂数据手册把SPI配置出来？如果前者，控制题下限高；如果后者，信号题上限高。另外提醒一句，信号题经常要配套上位机做频谱显示，如果没人会Python或者QT，后期会很痛苦。你们队里有没有人写过上位机？

我拿国一那年选的就是信号题，但我的建议可能和你想的不一样：与其问哪个赛道容易出成绩，不如问你们三个人之中，谁的'不可替代性'最强，然后围绕这个人选题。你们现在的情况是，Verilog强、PCB强、数学强，听起来很均衡，但电赛真正的瓶颈往往在于'短板'，比如信号题要求你从天线端一路处理到串口输出，中间任何一级的模拟增益没调好，后面数字处理再漂亮也是白搭。控制题则要求你从传感器噪声到执行器饱和全链路都能闭环思考，数学好的那位如果只懂公式推导，不懂实际系统的滞后和死区，他的模型就是空中楼阁。我的建议是，你们先做一个周末的'技术侦察'：让Verilog那位花两天把一款常见ADC的SPI配置到能采出干净波形，让数学那位花两天把同一个系统的传递函数用MATLAB辨识出来并设计一个数字补偿器，让PCB那位花两天把最小系统板手工搭起来跑通。谁先遇到真正的坑，就说明这个方向的瓶颈在谁身上。如果Verilog那位两天就搞定ADC，说明你们硬件基础比想象好，选信号题；如果数学那位发现实际电机响应和理论模型差得离谱，说明你们更适合控制题——因为控制题的加分项恰恰是'能修正模型误差'的工程直觉，而不是漂亮的公式。最后说个很多人不提的点：电赛评委看FPGA作品，信号题会更关注你用了多少DSP slice、有没有做流水线优化、时序报告是否干净；控制题则更关注你的闭环带宽和超调量实测数据。这意味着信号题考察的是'你会不会用FPGA'，控制题考察的是'你懂不懂系统'。如果你们目标不只是拿奖，还想在简历上写'精通FPGA高速设计'，信号题更有说服力；如果你们想走嵌入式控制或者机器人方向，控制题的经历更对口。所以，先别急着定题，你们三个人各自未来想找什么方向的工作，这个答案可能比比赛本身更能帮你们做决定。你们有没有聊过毕业后的第一份工作想去什么行业？

选信号题吧，你们组Verilog强这个底子太适合了。控制题那套PID调参对数学好的那位是舒适区，但真到赛场上，抗扰动、变负载一上来，模型推得再漂亮也容易翻车。信号题至少ADC配置、时序收敛这些是硬功夫，练了就有分，不像控制题那么看临场手感。你们先找个高速ADC的demo板跑通一次再定？

我拿国一那年做的是信号题，但说实话，现在回头看，两题真正比的不是谁更难，而是你们三个人谁的错误最致命。信号题的错误链很长，从模拟前端的阻抗匹配、增益带宽积，到ADC的采样时钟抖动，再到FPGA里的跨时钟域和FIFO深度，任何一个环节出问题，示波器上看到的都是莫名其妙的毛刺，而且极难定位。你们PCB那位如果只画过低速板子，高速布线里的等长、阻抗控制、电源去耦这些坑够他喝一壶的。控制题的错误链相对短，但更隐蔽，比如传感器噪声没滤干净导致微分项狂跳，或者执行器饱和了积分项还在累积，这些在仿真里根本看不出来。我的建议是，别光看谁技术强，先做一个周末的联调测试：让Verilog那位和PCB那位合作，把一块ADC的SPI配置到能稳定采出正弦波，同时让数学那位把这个系统的延迟和量化误差写进他的模型里。如果这个测试两天内能跑通，选信号题；如果卡在模拟前端或者时序上超过一天，那你们就要慎重了，因为赛场上时间压力是平时的三倍。另外，信号题现在很流行加个频谱分析或者数字下变频，如果你们数学那位能把FFT和CIC滤波器讲明白，那这个组合的上限会很高。

个人感觉，你们这个配置其实选哪题都行，真正要决定的是谁当技术核心。信号题的核心是Verilog那位，他得扛起高速采集的整个数据通路，PCB那位是辅助，数学那位做算法但是得听Verilog的调度；控制题的核心是数学那位，他得把被控对象的模型简化到能跑实时控制的程度，Verilog那位反而变成给他写外设驱动的工具人。所以你们得内部聊清楚，是愿意让Verilog那位主导全局，还是愿意让数学那位主导全局。如果Verilog那位平时就喜欢啃时序约束、跨时钟域这些硬骨头，信号题他会越做越兴奋；如果他对抽象模型没耐心，那控制题后期他容易消极怠工。这种心态问题，比技术问题更影响成绩，你们得提前对齐。

讲个实际点的备赛差异吧。信号题你练的是板级调试能力，一块板子从焊接到出波形，中间每一步都要用示波器和逻辑分析仪去验证，练的是那种『看到毛刺就知道是哪一级出了问题』的手感；控制题你练的是算法迭代能力，一个PID从仿真到实物，调参、加抗积分饱和、加前馈，每一步都在跟真实系统的非理想性作斗争。前者更像硬件工程师，后者更像算法工程师。你们大三的话，如果将来想走数字IC或者FPGA开发岗，信号题的项目经历在简历上更值钱，因为那些时序约束、FIFO设计、DSP实现都是面试官直接能问的；如果想去搞机器人或者自动驾驶控制，那控制题更对口。所以别只看国奖概率，也想想这次比赛对你们秋招的加成哪个更大。你们三个现在有明确的方向规划吗？

选信号题，但原因可能和你想的不一样。控制题评审时主观性太强，PID调得稳不稳、抗扰动好不好，评委肉眼看得见，但很难量化打分；信号题则不同，你采集到的波形信噪比、FFT频谱的纯净度、误码率这些都是硬指标，算法做得好不好一眼就能看出来，反而更容易拿高分。你们数学强的那位，在信号题里可以去做数字滤波或者解调算法，这个发挥空间比在控制题里推传递函数大得多。而且信号题的上位机展示环节特别加分，你们要是能写个漂亮的频谱界面，评委印象分会好很多。

题主你们这个组合，如果是我当年，我会先问一个问题：你们的PCB队友能不能在两天内画出一块能跑的模拟前端板子？信号题最怕的不是FPGA逻辑写不出来，而是前端的运放增益没调好、滤波器的截止频率算错了，导致ADC采进来的全是噪声，这时候你Verilog再强也是白搭。控制题反而对PCB要求低一些，电机驱动和传感器接口都比较成熟，网上参考设计一大堆。所以如果PCB那位对模拟电路心里没底，那选控制题能把他的短板藏起来；如果他对高速布线有信心，那信号题能让他的价值最大化。你们队里最弱的那个人适合哪题，可能比最强的那个人适合哪题更重要。

其实吧，控制题和信号题在FPGA里用的资源完全不一样。信号题是数据流密集型的，你会大量用到FIFO、RAM、DSP slice，写的是流水线式的逻辑，讲究的是每个时钟周期都不能断流；控制题是控制流密集型的，你更多是在写状态机，一个控制周期内完成采样、计算、输出，中间可能有等待和分支，讲究的是时序逻辑的健壮性。你们Verilog强的那位，如果平时写流水线写得顺手，那信号题他会觉得如鱼得水；如果他更擅长写状态机处理握手信号，那控制题可能更舒服。这个其实很好判断，翻翻他以前的课设代码就知道了。你们要不要先内部做个摸底测试，看看他更享受哪种编程范式？