2026年了，大二想参加集创赛FPGA赛道，但只会点灯和串口，距离比赛还有5个月，该怎么规划才能不陪跑？

先泼盆冷水：5个月从流水灯到能交一个像样的作品，时间其实挺紧的，但不是没戏。你现在的优势是时间还够，劣势是队友都是小白，所以第一件事不是学技术，是把目标定成“做出来一个能跑通的完整系统”，而不是“做一个能拿奖的发明”。集创赛评委看初赛作品，完整度、可演示性、文档规范这三样往往比那个“创新点”重要得多，因为创新点如果没有工程支撑，看起来就是空中楼。规划上我建议前2个月只干两件事：把Verilog从语法进阶到能写状态机和简单FIFO，再把时序约束和仿真调试搞顺，这个阶段别碰DDR和PCIE，碰了就是浪费时间。中间2个月做一个完整小项目，最推荐OV5640摄像头+HDMI显示，因为这条路能逼你学会I2C配置、像素缓存、行场同步、跨时钟域，全是比赛里最常用的底层能力。最后1个月再去看往年赛题，挑一个和你们小项目方向沾边的，把功能跑通是第一优先级。另外有个很实际的建议：文档和演示视频至少留出1/3的时间，很多队伍代码写得还行但文档像草稿纸，直接被刷。你们双非身份不占优势，但工程完成度高就能干掉一批PPT选手。对了，队友如果连UART都写不利索，建议你一个人先把主控框架搭起来，分配任务时按模块切，别按“谁学得快谁多干”切，否则后期联调会炸。你现在最大的敌人不是知识量，是“每个都想学一点”的贪心，盯住图像链路一条线打穿就赢了。你手头是正点原子还是野火的板子？不同板子例程风格差别挺大，后续选项目也跟这个有关。

说点可能不好听的实话：你现在的水平去集创赛，本质上是拿5个月去换一次“完整走完工程项目流程”的体验，获奖概率很低，但这段经历对后续找实习、考研复试、甚至毕设选题都很有价值，所以别用“不陪跑”来定义成败。基于这个定位，规划逻辑就变了——不是“学多少”，而是“怎么用最少的时间把作品做到能演示、能讲清楚”。我建议你把整个5个月拆成三个递进阶段，每个阶段都有明确的产出物，而不是按知识模块学。第一阶段（前6周）只做一件事：用Verilog写一个串口图像传输的上位机收发demo，把数据从PC发到FPGA再回传，过程中强制自己用ModelSim或Vivado自带的仿真器做testbench，所有bug都在仿真里解决，别一上来就上板调。这个阶段的核心不是UART本身，而是让你和队友养成“仿真先行”的习惯，这是后期联调省时间的命根子。第二阶段（第7周到第14周）全力做OV5640+HDMI显示链路，这是我认为性价比最高的组合，因为集创赛图像类题目里摄像头采集、缓存、显示是出现频率最高的骨架，而且它天然涵盖了你担心的DDR接口——你不用真去调DDR3控制器，可以用FPGA内部的BRAM或FIFO先实现缓存，等系统通了再考虑替换。这个阶段每周设定一个可演示的小里程碑，比如第一周出彩条，第二周出摄像头原始画面，第三周叠加字符框，每周末录一段10秒视频存档，这些视频最后能剪进演示素材。第三阶段（最后3周）直接拿近两年赛题里最简单的那个，把你们已有的图像链路往题目上靠，哪怕只实现题目要求的一半功能，也要保证上电即出画面、按键切换不卡死。评委答辩时最怕看到“功能是好的但一紧张就崩”，所以宁可功能少而稳，也不要贪多导致现场翻车。文档方面，从第二阶段开始就建一个共享文档，每天记录遇到的bug和解决方式，最后整理成开发日志，这比最后突击写报告强十倍。关于创新点，我的看法是：如果你们能把“显示帧率提升”或者“低延迟处理”这种量化指标做到可测量，就已经是创新了，不需要什么花哨算法。你们双非背景反而可以让故事更朴素——“我们用低成本FPGA实现了完整的图像采集显示链路”，这本身就是工程价值。最后说句扎心的：如果5个月后你们能稳定跑通摄像头实时显示带OSD叠加，就已经超过一半队伍了，因为很多队连上电演示都做不到。你现在缺的不是教程，是赶紧找一块带摄像头和HDMI接口的板子，没有的话用学校实验室的，别在选型上耗太久。

先别急着把 DDR、PCIE 当成目标，那些是等你作品里真需要再碰的东西。你现在的真实差距不是某个模块不会，而是没跑通过一条完整的链路：摄像头进来、处理、显示出去，中间带着缓存和同步。我建议前两个月把 Verilog 刷到能写状态机加简单 FIFO，然后马上做个 OV5640 加 HDMI 的小项目，别纠结画质，能出图就算赢。这个项目会逼你碰 I2C 配置、跨时钟域、行场时序，全是比赛里最高频的考点。中间两个月就干这一件事，最后一个月再打开往年赛题，挑个和摄像头显示沾边的方向去套。评委看初赛，完整度大于创新点，你一个能现场演示的摄像头系统，比一个只写了思路的 AI 加速器靠谱得多。文档别拖到最后，从第二个月开始每天记个开发日志，最后花一周整理成正规报告加演示视频，这部分至少占三分之一的精力。另外提醒一句，队友都是小白的话，最好让一个人专门管文档和进度，不然最后全堆你身上，技术再顺也交不上去。你们现在有打算选图像方向还是接口方向吗？这个决定越早做越好，因为后面所有学习都得围着它转。

说点可能跟主流规划不太一样的想法。五个月从流水灯到参赛，我见过成的，也见过废的，区别往往不在谁更努力，而在谁更早接受了「先做减法」。你列的那些题目里，DDR 和 PCIE 本质上是接口协议，它们不是给你这种起点准备的，是给那些已经能跑通视频链路的人做性能扩展用的。你如果一上来就啃 DDR3 的时序，大概率是啃两个月还在调读写校验，最后作品连个完整 demo 都交不出。个人感觉最稳的路线是：前六周把 Verilog 从语法提升到能独立写 SDRAM 控制器那种程度，不用真写 SDRAM，就是练状态机嵌套和时序规划；中间十周做摄像头显示项目，记住一个原则——宁可用双口 RAM 做简单缓存，也别碰 VDMA，因为你没有时间在 Linux 驱动和 AXI 总线上耗。最后三周拿往年赛题里的「图像缩放」或「边缘检测」这类题，把你做好的摄像头链路套进去，加一个处理模块就算创新。评委其实很现实，他们一天看几十个队，能三分钟讲清楚系统框图、当场演示出流畅画面的，印象分一定高；反而是那种写了五页创新点但板子一上电就黑屏的，直接进不了复赛。文档规范这事，建议从第一天就用固定模板记版本，别最后补，补出来的文档跟实际代码对不上，评委一问细节就穿帮。还有个小建议：你们三个小白，最好约定每周固定时间开半小时会，只同步进度和卡点，别用 QQ 闲聊代替，不然第五周你会发现有人还在调第一个工程的引脚约束。你们打算报校内赛区的还是直接走全国初赛？这个会影响你们前期要不要花时间准备答辩 PPT。