2026年电赛FPGA控制题想冲国奖，团队三个人该怎么分工才不内耗？

先说结论：你们现在的问题不是分工方式错了，而是没有冻结接口就先分头干活，三条线各自跑，最后一定互相等。

我建议的路径是这样的：第一周什么代码都别写，三个人坐下来把系统架构画出来——输入是什么（摄像头、编码器、按键还是上位机），输出是什么（PWM、屏幕、串口），中间模块之间用什么信号握手、时钟域怎么划、数据位宽多少。这张图不画完，谁都不许开 Vivado。

画完之后按三条链分人：采集链（传感器、AD、图像前端）、算法链（识别、PID、状态机）、控制链（电机驱动、PWM、执行机构）。注意这是按数据流分，不是按硬件/算法分。按硬件算法分会内耗，因为做算法的人不懂接口细节，做硬件的人不知道数据什么时候来，联调时互相甩锅。

队长不要自己揽最多的活，队长的核心职责是顶层和联调。具体说：队长定义每个模块的接口信号和时序约定，写一个 testbench 或者假数据源，让另外两人可以先各自验证。

里程碑要设成每周能演示的东西，不是「这周把图像调完」这种模糊目标。比如第一周末：最小系统跑通，LED 能闪、串口能打印。第二周末：采集链输出真实数据到串口。第三周末：算法链在 PC 上用假数据跑通逻辑。第四周末：两条链对接，电机能转。这样每周都有可看的东西，谁卡住了立刻暴露。

最后一个坑：不要三个人同时调同一块板子。板子只有一块的时候，轮流用，其他人用仿真验证。仿真能省掉大量排队时间。

你们现在用的是哪家的板子，摄像头和电机驱动是现成的模块还是自己画？这个会影响采集链和控制链的优先级排序。

三个人都学 Verilog 不等于三个人都能做同一件事。先花半天把接口和数据流定死，再按采集、算法、控制分，队长抓顶层和联调，每周必须有个能演示的东西，别等最后一周。你们板子几块？

其实电赛 FPGA 题最容易内耗的地方，是大家都想做「有技术含量」的那部分，没人愿意做胶水层。图像识别听起来比写个串口协议栈高级，电机闭环听起来比状态机有成就感，结果最基础的时钟、复位、跨时钟域没人管，最小系统跑不通，后面全是空中楼阁。

所以分工之前先做一件事：把「谁负责让系统能跑起来」这件事明确到人。这个人不一定是队长，但必须有人对最小系统负责——时钟树、复位、引脚约束、下载链路，这些是所有人的地基。地基没好之前，其他两条线只能做纯仿真，不许碰板子。

按模块分还是按硬件算法分，我的经验是按数据流分。采集、算法、控制三条链各自有明确的输入输出，接口冻结之后可以并行。硬件算法这种分法在电赛里经常失效，因为 FPGA 项目里算法和硬件是耦合的，做算法的人必须懂时序，做硬件的人必须懂数据格式。

队长定里程碑的原则是：每个里程碑都要有可观测的输出。不是「这周调图像」，而是「这周图像能输出一帧到屏幕」或者「这周串口能收到正确的灰度值」。可观测意味着可验收，可验收意味着不会互相等。

你们现在最大的问题可能是三个人都在刷往届题，但没有一个人在建工程框架。先把工程框架搭起来吧。

你们现在这个状态，说到底是三件事同时开工但一件都没收口：电机闭环、图像识别、刷往届题，看起来都很重要，但没有一样能让板子先跑起来。一般电赛 FPGA 题的坑就在这里——三个人都有 Verilog 基础，就默认可以并行推三条线，结果时钟没约束、复位没理清、引脚没分配，谁也没法联调，两周过去最小系统还是空的。

所以第一步不是选分工方式，而是先把「系统能跑」这件事单独拎出来。我的建议是先冻结一版系统架构：输入是什么（摄像头、编码器、按键还是上位机串口），输出是什么（PWM、屏幕、串口回传），中间模块之间怎么握手、时钟域怎么划、数据位宽多少。这张图不用很漂亮，但接口信号名和时序约定要写下来，谁改谁负责通知另外两个人。这一步半天到一天就能做完，做完之前不要各写各的。

架构定了之后再分人，按数据流分比按硬件/算法分靠谱。采集链管传感器、AD、图像前端；算法链管识别、PID、状态机；控制链管电机驱动、PWM、执行机构。为什么不用硬件/算法分？因为 FPGA 里算法和硬件是耦合的，做算法的人绕不开时序，做硬件的人绕不开数据格式，按硬件算法分会变成互相甩锅。按数据流分，每条链都有明确的输入输出，接口冻结后可以并行。

队长别自己揽最多的活，核心职责是顶层和联调。具体说就是定义模块接口、管时钟复位、盯顶层连线，每周定一个能上板演示的里程碑——哪怕只是采集到一帧图、PWM 能转起来，也比三个模块各自仿真通过强。没有可演示的东西，就说明这周白干。

还有一个容易忽略的点：刷往届题不是不行，但要在架构冻结之后当参考，不是备赛初期的主线。往届题的电路和现在的器件、工具版本可能不一样，照搬容易踩坑。

你们现在板子有几块、用的是什么开发工具，这两个条件会直接影响接口怎么划，方便的话说一下。