2026年FPGA大赛用安路EG4S20做实时目标跟踪，为什么仿真波形完美上板却丢帧？

先说结论方向：仿真完美、上板丢三成，八成不是安路布线余量的问题，而是你仿真里根本没建出真实的数据流场景。这是新手最典型的坑。仿真时你给的是一段理想像素流，激励是连续喂进去的，Sobel 和卡尔曼各跑各的，波形当然干净。可上板之后，OV5640 是实打实按 24MHz 甚至更快的 PCLK 往外吐数据，中间还夹着消隐区、帧头、行头，你的行缓存乒乓切换如果只在有效像素期做读写，切换时机一旦压着行边界，就会吃掉几行数据，帧计数自然少。所以排查主线应该围绕数据流本身，而不是先怀疑器件。

具体怎么走：第一，别用串口打印帧计数做唯一判据，先拿 ILA 或安路自带的在线逻辑分析仪抓 PCLK、VSYNC、HSYNC、DE 和你的写入使能，看丢的是整帧还是某几行。安路 EG4S20 的片上 RAM 资源有限，你行缓存大概率是拿 BRAM 拼的，如果乒乓切换用了两片 RAM 交替，切换信号和写地址生成逻辑之间只要差一个周期，就会出现某行写不进或读空。第二，把 FIFO 的 almost_full、almost_empty 也引出来看，你说没满不代表没读空，读空照样丢。第三，时序约束有没有认真写？很多人只写了主时钟，PCLK 相关的输入延迟、输出延迟、异步 FIFO 的 set_false_path 全没管，安路工具默认约束松，跑出来的报告不可信。

至于卡尔曼跟踪，它本身是低频的，几乎不可能成为丢帧主因，除非你把整帧数据都塞进它算。个人感觉先把跟踪模块旁路掉，只跑采集加 Sobel 加计数，如果还丢，问题就在采集到缓存的通路上，跟算法无关。这样二分定位比盯着时序报告猜快得多。你现在的约束文件里 PCLK 域是怎么写的？这个直接决定后面往哪查。

别急着怪安路布线，EG4S20 跑你这个规模绰绰有余，真时序违例工具会报，不会只让你丢三成帧。我建议你按数据流从前往后切一刀：先把卡尔曼整个模块注释掉，输出直接透传 Sobel 结果，只保留采集和帧计数。如果这样还丢，问题百分百在采集通路，跟算法无关。然后重点看两个地方，一是 OV5640 的 PCLK 和你的系统时钟是不是同源，如果异步，你打三拍只是同步了控制信号，数据总线本身跨域还是得靠异步 FIFO 或者握手，光打拍没用。二是行缓存的乒乓切换点，很多人的写法是写完一行立刻切 bank，但如果读侧还在读上一行，就会出现读写撞车，表现就是偶发丢行。稳妥做法是用双口 BRAM 加一组行有效标志，或者干脆用异步 FIFO 做行缓冲，让读写各自独立。先做减法定位，别一上来就啃时序报告。

先说结论：你这个丢三成帧，大概率不是安路布线余量的问题，而是仿真环境根本没还原真实数据流的时序约束。EG4S20 这种规模的器件跑 OV5640 加两级算法，资源绰绰有余，真要是时序违例，工具会给你报 setup/hold 违例，而不是只让你在串口上看到帧计数变少。所以排查主线应该放在「数据流在哪一段被吃掉」，而不是先怀疑器件。

我建议你把整条链路想成一根水管：采集端按 PCLK 往外挤水，行缓存是蓄水池，Sobel 和卡尔曼是下游用户。丢帧的本质是某一刻水池进得多、出得慢，或者切换闸门时漏了一段。仿真里你喂的是理想连续像素流，没有消隐区、没有帧头抖动、没有跨时钟域的真实相位差，所以波形当然干净。上板后 OV5640 是按它自己的 PCLK 吐数据，你的系统时钟如果是另一路晶振分出来的，两者相位关系每次上电都不同，打三拍只能同步单比特控制信号，多比特数据总线跨域光打拍是不够的，必须走异步 FIFO 或者用使能信号做握手。

排查顺序我建议从前往后做减法：第一步把卡尔曼整个模块注释掉，Sobel 结果直接透传输出，只保留采集和帧计数。如果这样还丢，问题百分百在采集通路；如果不丢了，说明是算法模块把行缓存读口占住导致写侧被反压。第二步用安路自带的在线逻辑分析仪抓 PCLK、VSYNC、HSYNC、DE 和你的写使能，看丢的是整帧还是某几行。整帧丢通常是同步或复位问题，偶发丢行基本是行缓存乒乓切换撞车。第三步重点看行缓存的 bank 切换点，很多人写完一行立刻切 bank，但读侧还在读上一行，读写撞同一块 BRAM 就会偶发丢行。稳妥做法是用双口 BRAM 加行有效标志，或者干脆用异步 FIFO 做行缓冲，让读写各自独立。

最后提一句取舍：大二阶段不必追求一次把跨时钟域做到教科书级别，先用异步 FIFO 把采集和算法隔开，能跑通再回头优化资源。你现在手头这两个时钟具体是怎么来的，是同一 PLL 分出来的还是两路独立晶振？

先说个可能不太中听但很关键的点：仿真波形完美这件事，在你这个方案里几乎不构成任何证据。OV5640 采集加 Sobel 加卡尔曼这条链路，仿真里你喂的激励大概率是理想像素流，连续、无消隐、相位固定，而真实上板时 PCLK 是摄像头自己吐的，和你的系统时钟不同源，帧头行头还有抖动。所以「仿真对、上板丢三成」这个现象本身不指向安路布线，它指向的是仿真激励没还原真实时序场景。

那为什么我不认为是 EG4S20 布线余量不够？很简单，如果真是建立保持时间违例，安路的时序报告会直接给你标红，工具不会默默把数据吃掉。丢帧这种「功能性丢」和「时序性错」表现完全不同：时序违例会给你亚稳态、错位像素、花屏，而不是干干净净地少 30% 帧。三成这个数字很微妙，接近三分之一，往往对应某种周期性的节拍错位，而不是随机毛刺。

排查顺序我建议这样走。第一步做减法，把卡尔曼整个模块注释掉，Sobel 输出直接透传，只留采集加帧计数。如果还丢，问题就在采集和行缓存这一段，跟算法无关，别浪费时间看跟踪逻辑。第二步用在线逻辑分析仪抓 VSYNC、HSYNC、DE 和你的写使能，看丢的是整帧还是某几行，是每帧都丢还是隔几帧丢一次。整帧丢通常是帧同步没锁住，丢几行通常是行缓存乒乓切换撞车。第三步才是怀疑跨时钟域。你说打了三拍，但打三拍只能同步单比特控制信号，数据总线跨域必须靠异步 FIFO 或者握手，光打拍数据本身还是会丢。

行缓存乒乓切换是重灾区。很多人的写法是写完一行立刻切 bank，但读侧可能还在读上一行，读写撞在同一块 BRAM 上，表现就是偶发丢行。稳妥做法是双口 BRAM 加行有效标志，或者干脆用异步 FIFO 做行缓冲，让读写各自独立节拍。

所以主线是：先确认丢在哪一段，再判断是同步问题还是缓存切换问题，最后才轮到器件。安路 EG4S20 跑你这个规模资源上是够的，别让它背锅。你现在的系统时钟和 PCLK 是同源还是两路独立晶振？这个决定了后面排查方向完全不同。