2026年电赛FPGA赛道想拿国奖，队伍里没人会写时序约束，只靠抄往届源码改参数能走多远？

抄改能进省赛，国奖基本没戏。评委现场一句「你这个时钟多少兆、约束怎么给的」，答不上来就是致命伤。约束不是加分项，是工程可信度的入场券。先把create_clock和input/output delay搞明白，用Vivado时序报告反推，两三天能入门。你们板子主时钟是哪个管脚？

抄改能进省赛，国奖基本没戏。评委现场一句「你这个时钟多少兆、约束怎么给的」，答不上来就是致命伤。约束不是加分项，是工程可信度的入场券。先把create_clock和input/output delay搞明白，用Vivado时序报告反推，两三天能入门。你们板子主时钟是哪个管脚？

先说结论：抄改能让你把功能跑通，但国奖答辩环节很难糊弄过去。评委不一定逐行看你的约束文件，但他会问「这个设计跑多快」「跨时钟域怎么处理的」，你答不上来，前面的演示再漂亮也会被打折扣。

短期补约束，我建议别从语法书啃起，直接从你手头那个抄来的工程下手。打开Vivado，跑一遍综合实现，看时序报告里哪条路径是critical path，然后问自己：这条路径的起点和终点分别被哪个时钟驱动？如果只有一个时钟，那就先写create_clock，把周期设成你板子晶振的实际频率。这一步做完再跑一次，看WNS有没有变化，你就理解约束是怎么影响工具行为的了。

接着处理输入输出。外部器件比如ADC、DAC的数据相对时钟有建立保持要求，这就是set_input_delay和set_output_delay的用处。不用一开始就写得很精确，先按数据手册给个大概值，把时序报告里的IO路径余量看清楚。

至于set_false_path，别乱用。很多人一看到跨时钟域报错就加false path把它压下去，这是掩耳盗铃。正确的做法是先做同步器，确认结构没问题了，再用false path告诉工具这两段逻辑之间不需要做时序分析。

两三天能入门是真的，但要能在答辩时讲清楚每条约束为什么这么写，至少得自己动手改崩过几次。你们现在工程里最大的时钟频率是多少？

先说一个容易被忽略的点：评委问约束，问的其实不是语法，是你对自己这套系统「时间上靠不靠谱」有没有概念。这两件事差得很远。语法可以背，概念背不出来。

所以抄源码改参数能走多远，取决于你改的是什么。如果只是把分频系数从 10 改成 20、把状态机里的延时计数器调大调小，那基本没动到时序的根，工程还能跑，省赛也许能过。但只要往两个方向动一步就崩：一是把主时钟频率提上去，二是加了跨时钟域的数据通路。这两个恰恰是国赛作品为了做出「亮点」最容易加的东西——比如摄像头数据进 FPGA 再出 HDMI、比如多板之间传数据。一崩，你连现象都复现不出来，更别说答辩。

那短期怎么补？我给一条比较具体的主线，不走「先学 SDC 语法」那条路，因为那太慢。

第一步，把手上工程的时钟树画出来。不用工具，白纸上画：板子晶振多少兆，经过 MMCM/PLL 出来几个时钟，每个时钟分别喂给哪些模块。这一步做完，你会发现自己以前根本没意识到工程里有三四个时钟域。

第二步，只写 create_clock，把每个输入时钟的真实周期标上，跑实现，打开时序报告看 WNS。这时候大概率是负的，别慌，先看违例路径落在哪。如果落在你根本没打算让它跑那么快的路径上（比如某个慢速配置寄存器），那这条路径本来就该放松，用 set_false_path 或 set_max_delay 处理掉，这是第二类要掌握的约束。

第三步，处理 IO。ADC、DAC、摄像头这类外设，数据相对时钟有建立保持窗口，这就是 set_input_delay / set_output_delay 的来历。数值从器件手册的时序表里估，估不准就先给个保守值，跑通了再用 ILA 抓实际波形回来对。

这三类——create_clock、IO delay、false path——覆盖电赛项目里八成以上的场景，一周能上手。剩下的 set_multicycle_path、clock group 这些，遇到再查。

最后提醒一句：约束写完一定要用 ILA 实测对一遍。报告说时序收敛，不代表板上真跑对了，尤其是跨时钟域那里，工具不管你同步器写得对不对，它只看时序数字。你们现在工程里有没有跨时钟域的数据通路？这个决定了你补约束的优先级顺序。