2026年电赛FPGA赛题越来越像真实工程项目，新手队伍该怎么选一个能在四天里做完的题目？

选题先看能不能切块：题目要是能拆成采集、运算、显示三块，基本有救；要是要求全程闭环实时联动，两个人四天别碰。提前把UART、SPI、PWM、状态机写成能直接例化的模块，赛场上只做拼装。你们现在手里有能跑的通用模块库吗？

判断工作量就看能不能切块：题目能拆成采集、运算、显示三条独立链路就基本能活，要是要求全程闭环实时联动，两个人四天别硬上。提前把UART、SPI、PWM和状态机写成能直接例化的模块，赛场上只做拼装。你们现在手里有能跑的通用模块库吗？

先说结论：四天能不能做完，选题那一刻基本就定了七成，后面三天只是在还债或者收利息。所以我把判断标准压成一句话——看这道题允不允许你把它拆成几条互不打扰的流水线。能拆，就活；不能拆，就换。

为什么这么强调拆分？因为FPGA项目的真实工作量不是按代码行数算的，是按「同时活着的东西」算的。你两个人写Verilog，真正的瓶颈是联调时脑子里要同时装下的状态数量。采集、运算、显示如果各自是一条独立链路，中间只用FIFO或者寄存器接口对接，那你们可以一人一条并行推进，出问题也能单独定位。反过来，如果题目要求实时闭环——传感器进来、算法算完、执行器马上响应，中间还夹着反馈调节——那三条链路就焊死在一起了，任何一处时序不对，整个系统都不动，排查成本是线性叠加变成指数爆炸。

具体怎么判断？拿到题目先做一件事：画数据流图，然后问自己「这条线能不能停下来单独测」。ADC采到的数据能不能先存进FIFO、哪怕下游还没写好？能，就说明这条线可切。测量显示能不能最后再接，先拿固定的假数据顶上去？能，就说明显示是独立模块。反过来，如果题目的评分点本身就依赖「输入变化后N个周期内输出必须跟上」，那这条闭环就是不可切的，你们得把它当成唯一的硬骨头，其余全部让路。

提前准备什么，其实不用贪多。UART收发、SPI主机、PWM生成、一个通用的状态机模板、一个跨时钟域的握手同步器，这五样基本覆盖电赛控制类八成题目的外围。关键是这些模块要「验证过」，不是「写完了」。很多人赛前存了一堆代码，赛场上第一次例化就发现时钟极性配错、FIFO深度不够，那还不如没有。建议赛前拿一块板子把每个模块单独跑通，留一份最小可用的testbench，赛场上直接抄接口。

时间分配上我个人的看法是：第一天必须把方案锁死，包括引脚分配和时钟树，哪怕功能一个没写；第二天核心功能要能跑通，丑没关系；第三天专门联调，接受自己会调一整天；第四天只做优化和写报告，别再动架构。最容易在最后一天炸的三个坑，你提到的时序约束、跨时钟域、电源地，我完全同意，而且它们有个共同点——都是「平时不显，压力下才现」。时序约束不加，综合工具给你个能跑的bit流，一上高频就抽风；跨时钟域不做同步，仿真全过，上板偶尔错一位，你还以为是算法问题；电源和地没接好，表现为随机复位，最耗心态。

所以选题目的时候，除了看能不能拆，还要看它有没有把你们逼到「必须同时处理多个异步时钟域」的墙角。如果题目本身时钟结构简单，哪怕功能多，也比一个时钟复杂、功能少的题好做。你们现在手上有能跑通的通用模块库吗？还是说打算从零开始攒？这个直接决定第一天能不能真的锁死方案。