2026年FPGA校招，只会写Verilog但没做过AXI总线的项目，简历是不是直接被刷？

先说结论：不是必须有 AXI 项目才过简历关，但你这个投递结果说明简历确实缺了能让面试官眼前一亮的东西。UART、SPI、VGA 是很多人入门时的标配，HR 和技术面试官扫简历时很难从中判断你的工程能力上限，所以容易在第一轮就被放到备选池里。

这里有个风险要提醒你：现在离秋招还有时间，但别把宝全押在「补一个 AXI 项目」上。更稳的做法是两条腿走路。一条是快速补总线经验，用 Zynq 或 MicroBlaze 搭一个 AXI4-Lite 从机加 AXI4-Stream 数据通路的小系统，把 UART 或 SPI 改造成挂在总线上的外设，两周左右能跑通，重点不是功能多炫，而是你能讲清楚地址映射、握手时序、读写通道怎么配合。另一条是把你现有的项目往深里挖，比如 UART 项目里加上 FIFO、跨时钟域同步、波特率可配置，再补上时序约束和时序报告分析，这些恰恰是中小公司和研究所更看重的功底。

还有个替代思路：如果你时间实在紧，DDR 和 PCIe 可以先不碰，但 AXI4-Lite 和 AXI4-Stream 的基本概念、五通道结构、握手信号这些至少要能画出来讲明白，面试时被问到不至于卡壳。很多岗位 JD 写「熟悉 AXI4」，实际校招考察的是你理解总线思维，而不是你真做过完整的高速接口。

你现在手头有 Zynq 或带 MicroBlaze 的开发板吗？如果有，补项目的路径会顺很多。

我理解你的焦虑，投了十几家没进面试确实容易怀疑方向。但先把因果理清楚：你被刷，大概率不是因为「没有 AXI」这一个点，而是简历整体呈现出来的工程深度不够。面试官看校招简历，尤其 FPGA 岗，真正想判断的是你有没有独立定位和解决硬件问题的能力，AXI 只是这种能力的一个常见载体。

为什么 AXI 被反复强调？因为它是 SoC 里连接处理器和外设的骨架，做过 AXI 意味着你至少接触过地址映射、握手协议、多时钟域、总线仲裁这些概念，这些是纯写 UART 收发状态机很难自然带出来的。但反过来，如果你能把 UART 项目讲到跨时钟域怎么处理、FIFO 深度怎么定、时序约束怎么加、时序违例怎么查，面试官一样会认可你的功底。中小公司和研究所尤其如此，他们更怕招进来一个只会调 IP 核、讲不清底层的人。

补救路径我建议按投入产出排优先级。第一优先是动手做一个最小的 AXI 系统，不用追求 DDR 和 PCIe，Zynq 上用 AXI4-Lite 挂一个自定义从机，再加一条 AXI4-Stream 通路传数据，把 Vivado 里的地址编辑器和总线握手波形都跑一遍。第二优先是改造旧项目，把 SPI 或 UART 包装成 AXI 外设，这一步能让你在面试里自然说出「我原来的设计是裸模块，后来意识到要挂总线就得考虑地址译码和握手反压」。第三才是去啃 DDR 控制器和 PCIe，这些校招阶段锦上添花，不是门槛。

时间上，如果你每天能投两三个小时，两周做出一个能讲清楚的最小系统完全可行。关键是别只跑通 demo，要能对着波形讲出每个握手信号的时序关系。你现在用的开发板是 Zynq 系列还是纯 FPGA？这决定了补项目的具体路径。

别慌，不是没 AXI 就必挂，但简历里全是 UART、SPI、VGA 确实容易被淹没。挑一个旧项目改成 AXI 外设挂上去，把跨时钟域和时序约束讲透，比堆数量管用。

先说一个容易被忽略的点：你投了十几家没进面试，未必是「AXI」这三个字母的锅，而是简历整体没给出「这个人能独立扛模块」的信号。UART、SPI、VGA 本身不丢人，丢人的是它们被写成了三个并排的功能名词，面试官扫一眼看不出你在里面做过任何判断。

为什么大家总提 AXI？不是因为协议本身多神圣，而是它天然逼着你面对几个工程问题：主从之间的握手怎么保证不丢数据、读写通道并行时状态机怎么设计、跨时钟域的信号怎么同步、地址怎么译码、突发长度和带宽怎么权衡。这些东西你写 UART 也能碰到一部分，但 AXI 把它们集中暴露出来，所以成了筛选的便捷标签。大厂和 IC 公司确实爱看 AXI4、DDR、PCIe 这类高速接口经历，因为他们的活就是 SoC 集成；中小公司和研究所反而更怕招进来只会调 IP、讲不清握手时序的人。

那补还来得及吗？来得及，但思路要摆正：别去堆一个「炫技大项目」，而是做一个你能从头讲到尾的小系统。个人建议用 Zynq 或 MicroBlaze 起手，做一个 AXI4-Lite 从机寄存器组加一条 AXI4-Stream 数据通路，把你原来的 UART 或 SPI 挂上去当外设。重点不在跑通，而在你能回答：这个寄存器的地址怎么映射的、写通道和读通道的握手差在哪、如果你的模块时钟和总线时钟不同频你怎么处理、FIFO 深度为什么取这个值。

同时把旧项目往深里挖一遍。UART 里加 FIFO 和跨时钟域同步，把波特率误差算清楚；SPI 里讲清 CPOL/CPHA 的时序图和采样点选择。简历上弱化项目数量，强化「约束怎么加、违例怎么查、仿真和上板结果差在哪」。这些描述比多挂一个总线名字更能让面试官停下来。

你现在的约束是时间，不是能力上限。你手头这几个项目具体做到什么深度了？如果 UART 那版还停在功能仿真，那优先把它做扎实，性价比比新开一个 AXI 更高。

先别急着把锅全甩给「没做过 AXI」。你投了十几家零面试，这信号更像是简历整体没让人看出你能独立扛一个模块。UART、SPI、VGA 这些东西的问题不在于低级，而在于太多人写出来的版本长得一模一样：三行功能描述，没有一句讲你在里面做了什么判断。面试官一天扫几百份简历，看到这种描述第一反应就是「跟教程跑过」，然后翻页。

那 AXI 为什么被反复提？因为它是个天然的深度试金石。你写 UART，可能只碰了收发状态机加个波特率分频；而一旦要把 UART 挂成 AXI 外设，你被迫面对一串问题：地址怎么译码、读写通道握手怎么保证不丢数据、外设时钟和总线时钟不同步怎么办、FIFO 深度按什么定、突发传输和单次传输的时序差别在哪。这些恰恰是 SoC 集成里天天要处理的事，所以大厂和 IC 公司拿它当便捷筛选标签，不奇怪。

但反过来讲，中小公司和研究所反而没那么迷信 AXI。他们怕的是招进来一个只会调 IP 核、讲不清握手时序、时序违例了不知道怎么查的人。你要是能把现有 UART 项目讲透——跨时钟域用了什么同步方式、FIFO 深度怎么算出来的、时序约束怎么加的、跑出来违例了怎么一步步定位——面试官一样认。问题是你现在的简历大概率没把这些写出来。

所以补救分两条腿走。一条是补总线经验，用 Zynq 或 MicroBlaze 搭个小系统，做一个 AXI4-Lite 从机加一条 AXI4-Stream 数据通路，把你原来的 UART 或 SPI 改造成挂在总线上的外设。重点不是功能多花哨，而是你能当面讲清楚地址映射、握手过程、读写通道怎么配合。两周左右能跑通，别贪多。另一条是把旧项目往深里挖，把时序约束、跨时钟域、FIFO 设计这些硬技能摆到简历显眼位置，弱化项目数量，强调工程深度。

还有一点：现在离秋招还有时间，但别把宝全押在「补个 AXI 项目」上，万一进度不如预期就崩了。两条腿走路更稳。你目前用的是哪家的板子和工具链？Zynq 和纯 FPGA 的补法不太一样，这个定了才好给具体路径。

与其纠结「是不是必须有 AXI」，不如换个思路：把手上现有的 SPI 或 UART 改造成一个挂在总线上的外设。你不需要从零搭一个完整 SoC，用 Zynq 或者 MicroBlaze 加一个 AXI4-Lite 从机壳子，把原来的收发逻辑塞进去当寄存器读写，再配一条 AXI4-Stream 走数据，两周能出东西。这样你简历上就不是「做过 UART」，而是「把 UART 集成进总线系统，处理了地址译码和跨时钟域」。同一个项目，讲出来的层次完全不同。面试官要的从来不是 AXI 这三个字母，是你有没有总线思维。

不是必须有，但全是 UART/SPI/VGA 确实容易被淹。挑一个旧项目改成 AXI 外设挂上去，把跨时钟域和时序约束讲透，比堆数量管用得多。

说必须有就太绝对了，但你现在这个投递结果确实说明简历少了点能让人停下来细看的东西。UART、SPI、VGA 本身不丢人，问题是它们太像教程作业了。挑一个改成 AXI 外设挂上去，两周的事，比再堆两个新项目划算。你手上哪块板子？有 Zynq 的话直接开干。

个人感觉你把因果搞反了一点。不是「没 AXI 所以被刷」，而是「简历读起来像跟着教程跑了一遍」所以被刷。AXI 只是恰好能证明你不是只会跑教程的一个载体而已。

那怎么破？最省力的路子不是从零学总线协议再搭 SoC，而是拿你现成的东西去改造。比如你那个 SPI 项目，收发逻辑不动，外面套一层 AXI4-Lite 从机壳子：地址译码把几个控制/状态寄存器映射进去，数据通路走 AXI4-Stream，再用 MicroBlaze 或 Zynq 的 PS 端去读写它。跑通之后你简历上写的东西就变了，从「实现了 SPI 通信」变成「将 SPI 外设集成到 AXI 总线，处理了地址映射与跨时钟域同步」。同样一个项目，面试能聊的深度差好几倍。

还有一点，时序约束这块别偷懒，SDC 写没写过、违例怎么查的，这些面试官一问就知道真假。你目前用的是哪家的开发环境？

先给个判断：不是必须有，但你这个投递数据说明简历整体没给出「能独立扛模块」的信号，AXI 缺失只是其中一个显眼的表现。

不过我得提醒一个风险——别把宝全押在补 AXI 上。现在离秋招还有时间，但如果你花一个月只搞出一个跑通 demo 的 AXI 从机，面试官追问两句握手时序、背压怎么处理、FIFO 深度为什么这么定，你答不上来，反而更尴尬。补项目的重点从来不是「有」，是「能讲透」。

更稳的是两条腿走。一条是快速补总线经验，用 Zynq 或 MicroBlaze 搭个 AXI4-Lite 从机加 Stream 数据通路的小系统，把 UART 或 SPI 挂上去，两周左右能出东西，重点盯地址映射、读写通道握手、跨时钟域这三块。另一条是回头把老项目往深里挖：UART 加 FIFO 和波特率自适应，SPI 讲清楚时钟极性和相位怎么配、多从机片选怎么管，VGA 聊聊时序参数怎么算、分辨率切换怎么做的。这些细节写进简历，比多一个半生不熟的总线项目更能打。

顺便说个分层的事：大厂和 IC 公司确实爱看 AXI4、DDR、PCIe 这类高速接口经历，因为他们的日常就是 SoC 集成；但中小公司和研究所更怕招进来只会调 IP、讲不清底层的人，基础功底扎实反而更吃香。所以投递策略上也可以分一分，别拿同一份简历投所有岗位。

最后，十几家没进面试也可能是简历写法的问题，不一定是经历本身。你方便说说简历上项目部分大概怎么描述的吗？