2026年FPGA校招笔试里「用Moore型状态机实现SDRAM刷新控制器」这类题，为什么很多人卡在状态划分而不是语法？

这个问题的核心其实不在状态机语法，而在于你有没有真正理解SDRAM协议里『哪些事是并行的、哪些是必须串行的』。很多人一上来就想把刷新、激活、读写、预充电全塞进一个状态机里，状态一多就乱，因为脑子里没有时间轴。

我的建议是先别急着画状态图，拿一张纸画时序：把tRCD、tRP、tRFC、刷新间隔这些参数标在横轴上，你会发现刷新本身是个很简单的动作——发REF命令，等tRFC，结束。真正复杂的是它和正常读写请求之间的仲裁：刷新来了，当前正在读的行要不要先预充电？如果正好在激活过程中呢？这些冲突才是状态爆炸的来源。

所以拆解顺序我一般这样走：第一层先按协议阶段切主状态，比如IDLE、REF_ISSUE、REF_WAIT、NORMAL_OP，刷新和正常访问是两条并行主线，靠一个刷新请求计数器来触发。第二层才是每个主状态内部的计时，用计数器而不是状态来表达『等多久』，因为时间是连续的、状态是离散的，混在一起写必然乱。

按时间槽切状态是新手最容易踩的坑。你按10ns、20ns切，参数一改状态全废，而且综合出来的东西也没法复用。协议阶段的切法更稳，因为它是协议本身定义的边界，跟具体时序参数解耦。

练习顺序上，SDR SDRAM控制器确实是最好的起点，单沿采样、命令简单、没有DDR那些差分和训练的东西。先写一个只有初始化和刷新的裸控制器，跑通再往里加读写。写之前一定先画状态转移图，画到能给别人讲明白每个箭头为什么存在，再动RTL。仿真过了上板挂，八成是复位释放时机或者刷新计数器的初值问题，这两个地方值得单独查。

你现在是用什么仿真工具、有没有实际板子可以验证？这会影响练习路线的选择。

卡状态划分说明协议没吃透，不是Verilog的问题。先画时序图再画状态图，顺序反了必乱。

先说结论：卡在状态划分，本质是你把「协议事件」和「时间流逝」混在一个维度里切了。SDRAM 刷新控制器这类题，很多人第一反应是画一条大链：IDLE→刷新→等tRFC→激活→等tRCD→读→预充电→等tRP→回到IDLE。仿真能过是因为仿真里命令发得刚好，上板挂是因为真实器件里刷新定时器、bank状态、请求队列是同时在跑的，你的状态机却只能停在一个格子里等，于是要么漏刷新，要么在激活中途被刷新打断。

我的建议是分两层看。第一层按协议阶段切主状态，这是「现在要干什么」：空闲、发刷新命令、等刷新完成、正常访问。刷新和读写是两条并行主线，用刷新请求计数器（或一个定期拉高的ref_req）来仲裁谁先走。第二层才是每个主状态内部的时序，用计数器数tRFC、tRCD、tRP这些间隔，别把等待时间做成状态——等待是一个状态加一个计数器，不是tRFC/2、tRFC/4这种中间态。

为什么按时间槽切会乱？因为时间参数是约束，不是阶段。你按时间切，状态数会随参数变化爆炸，而且一旦器件换了、时钟频率变了，整个状态图推倒重来。按协议阶段切，参数只影响计数器的重载值，状态图基本不动，这才是可复用的写法。

练习顺序上，别一上来碰DDR。先用SDR SDRAM控制器练手，单bank、单周期命令，把刷新、激活、读写、预充电四条路径跑通，重点体会刷新仲裁那一块。画图顺序也要改：先画时序图，把tRCD、tRP、tRFC、刷新间隔标在时间轴上，看清楚哪些事是并行的；再画状态转移图，标清楚每个状态等什么条件、超时怎么办。顺序反了，脑子里没有时间轴，画出来必乱。

另外提醒一个常见误区：很多人把Moore和Mealy的差别当成重点，其实这题考的不是输出跟不跟时钟对齐，而是你能不能把一个带定时约束的控制器拆干净。Moore只是让输出稳定好调试，真正的分水岭在状态划分。上板挂的时候，先抓刷新有没有按时发、命令间隔够不够，而不是先去改状态编码。你目前是先画时序还是先画状态图？这个习惯基本决定了这类题会不会乱。

一个偷懒但有效的办法：把状态机当成「命令发射器」而不是「流程控制器」。你只负责在正确的时刻发出REF、ACT、RD、PRE这些命令，剩下的等待交给计数器。于是状态就三类——发命令、等间隔、仲裁下一个该谁。刷新那路就是一个定时器加一个pending标志，读写请求来了先排队，谁的时间到了谁先发。这样切，状态数基本不随tRFC、tRCD变，换器件也只改计数器初值。画之前先把命令序列在纸上排一遍，你会发现乱的地方全是你想在一个状态里同时干两件事。

先说个容易被忽略的点：笔试里画状态机，评分老师看的往往不是你的状态数，而是你有没有把「并行」和「串行」分清楚。SDRAM 刷新控制器里，刷新定时器、请求队列、bank 状态其实是同时在跑的，但你只能画一个状态机，于是很多人硬把它们塞进一条链，状态一多就乱。我的做法是先问自己：哪些事是「必须按顺序」的，哪些只是「时间到了就做」。刷新命令本身很简单——发 REF，等 tRFC，结束；真正麻烦的是它和正常读写撞车时谁让谁。这里有个替代做法：与其在状态机里加优先级仲裁，不如把刷新做成一个定期拉高的 ref_req，读写请求进一个浅 FIFO，主状态机只认「当前最高优先级请求是谁」。这样状态数不随 tRFC、tRCD 变，换器件只改计数器初值。风险是仲裁逻辑挪到了状态机外面，笔试时如果老师只让你画 FSM，可能会觉得你没答到点上，所以画完主状态机最好补一句「仲裁在外部用组合逻辑实现」。练习顺序我建议从 SDR 单 bank 开始，别一上来就 DDR，DDR 的 bank 交织和 ODT 会把水搅浑。你现在是卡在刷新和读写抢总线，还是卡在 tRCD 这类间隔到底该不该做成状态？

先给个反直觉的建议：别一上来就啃 DDR，先拿 SDR SDRAM 控制器把「状态划分」这件事练熟。SDR 的协议简单，命令就那几个（NOP、ACT、RD、WR、PRE、REF），时序参数也少，你画状态图的时候能把注意力全放在「哪些是并行、哪些是串行」上，而不是被 DDR 的 bank group、ODT、ZQ 校准这些额外变量带跑偏。练习顺序我一般这么排：先照着 datasheet 的时序图画一遍读写单个 bank 的波形，标清 tRCD、tRP、tRAS 落在哪；然后只做「读一个 burst」的控制器，状态数控制在五六个；再加预充电和自动刷新；最后才加请求队列和仲裁。很多人卡住是因为一步就想做完整控制器，状态图当然爆炸。这里有个坑要提醒：刷新的等待时间千万别做成状态，用计数器数 tRFC 就行，否则换颗芯片、参数一改，你的状态图就白画了。另外笔试里画 Moore 型，输出只跟当前状态有关，所以像「发 REF 命令」这种动作最好单独占一个状态，别和等待混在一起，不然 Moore 的输出条件对不上。你现在是还在啃协议阶段，还是已经写过能跑仿真的版本了？

按协议阶段切，别按时间槽切。时间槽是计数器该管的事，不是状态该管的事。你可以把主状态想成「下一步该发什么命令」：IDLE、REF_ISSUE、REF_WAIT、NORMAL、PRE_WAIT 这几个就够了。tRFC、tRCD、tRP 全部塞进计数器，到了就拉一个 done 信号，主状态只认 done。刷新那条线用定时器定期拉 ref_req，读写请求进浅 FIFO，谁的时间到了谁先发。练习顺序个人建议：先拿 SDR SDRAM 把单个 bank 的读写时序画通，再加预充电和自动刷新，最后才碰 DDR 的 bank group 和训练。一上来就啃 DDR，状态图必炸。你现在手头是准备纯笔试，还是已经要上板调控制器了？

按协议阶段切，别按时间槽切，这个顺序反了会一直乱。你可以把主状态理解成「下一条命令该发什么」：空闲、发刷新、等刷新完成、正常访问，四五个就够。tRFC、tRCD、tRP 这些全是计数器的事，数到就拉 done，主状态只认 done，不认具体多少拍。这样换器件只改计数器初值，状态图不动。练习顺序我的建议是：先拿 SDR SDRAM 把单 bank 读写画通，再加预充电和自动刷新，最后才碰 DDR。直接上 DDR 那些 bank group、训练逻辑会把你的注意力全带走。你现在是准备纯笔试，还是已经要上板调？

先说个判断：这类题卡住的人，八成不是不会写 always 块，是脑子里没有一条时间轴。SDRAM 刷新控制器的状态划分，本质只有一件事——把「现在要发什么命令」和「这个命令之后要等多久」分开。前者是状态，后者是计数器。你要是把 tRFC、tRCD 也画成状态，状态数会随器件参数膨胀，换颗芯片就得重画。

所以主状态就按协议阶段切：空闲、发刷新、等刷新完成、正常访问（里面再分激活、读写、预充电）。刷新那一路用个计数器定期拉 ref_req，读写请求进浅 FIFO，主状态只认「当前谁该走」。练习顺序我建议先拿 SDR SDRAM 把单 bank 读写画通，再加预充电和自动刷新，最后才碰 DDR。你现在是纯刷笔试题，还是已经想上板验证了？

因为很多人是把「等时间」当成「等状态」了。刷新控制器真正要等的只有 tRFC 那一段，其余全交给计数器，主状态只负责发命令，四五个就够。你画的时候如果发现状态越加越多，回去看看是不是把 tRCD、tRP 也塞进去了。你现在是纯刷题还是想上板跑？