2026年高职集成电路国赛新增FPGA赛项，零基础队伍只剩五个月，该先攻时序约束还是先堆通信模块？

先说结论：五个月、零基础、还要打省赛，先把功能链路打通，时序约束在做的过程中逐步补，不要一上来就啃理论。原因很简单，FPGA 赛项的评分普遍是功能分占大头，你板子跑不起来、波形出不来，时序约束写得再漂亮也没用；但反过来，功能全了却偶尔跑飞，也拿不到高分。所以正确姿势是「先窄后宽」：不要一上来就 UART、SPI、以太网全铺开，那几乎必死。

具体主线可以这样走。第一个月只做一件事：把「单通道 ADC 采集到 UART 上传 PC」这条最小闭环跑通，用状态机写，不要用太多 IP。这一步会逼你搞懂采样时钟、数据有效信号、握手这几件事，比看十篇时序教程都管用。第二个月加通道数，做多通道轮询或并行采集，这时候你大概率会遇到数据错位、偶尔丢数，这正是跨时钟域问题的真实来源——此时再去学打两拍同步器、异步 FIFO、格雷码，你会立刻明白为什么。

第三个月再上协议解析，优先选 SPI 或简单自定义帧格式，以太网放到最后，因为 MAC/PHY 的调试成本对新手极高，容易卡死整个进度。时序约束这块，建议在第二个月末尾集中花两周：先学会看时序报告里的建立/保持违例，再学 create_clock、set_input_delay 这些最基础的约束，够用就行，别去追多周期路径、虚假路径的高级用法。

判断方向的依据其实很朴素：哪条路能让你们每周都有一块能演示的东西，就先走哪条。五个月里最怕的不是技术选错，而是两个月后还在看视频没上板。另外提醒一句，三个人要有分工，比如一人主攻采集、一人主攻协议、一人管上位机和联调，别三个人一起啃同一份代码。

你们现在手上有几块开发板，是同一型号吗？这个会直接影响后面能不能并行开发。

先堆功能。零基础五个月，时序约束是遇到问题再补的工具，不是入门第一课。

不过别贪多，UART 加 SPI 先跑通，以太网视情况砍掉。

个人感觉你们的焦虑点搞反了。真正的风险不是「先学哪个」，而是五个月里三个人有没有一条能持续出成果的路线。我倾向于把时序约束当成「边做边补」的技能，而不是单独攻克的关卡。

理由是这样：时序约束本质上是给工具描述你的时钟关系，它解决的问题只有在你的设计足够复杂、跑得足够快时才会暴露。你们现在只会点灯和串口，直接去啃跨时钟域理论，大概率是看懂了但用不上，过两周就忘。反过来，当你做多通道采集时发现数据偶尔错一位，这时候去查同步器、异步 FIFO，学习效率完全不一样。

所以主线建议是：第一个月打通单通道采集加串口上传，第二个月加通道和握手逻辑，第三个月做协议解析，时序约束在第二、三个月穿插补。以太网如果时间不够就放弃，把 UART 和 SPI 做扎实，省赛通常够用。

你们指导老师虽然没带过，但可以让他帮忙协调实验室资源和报名流程，技术路线队里自己定就行。