2026年FPGA工程师想从图像处理转行存算一体AI加速器设计，只会Verilog和基础CNN，需要补哪些体系结构知识才能过面试？

先说结论：你缺的不是「更多Verilog」，而是把图像处理里那条「像素流」换成「张量流」的思维。你现在做的Sobel、中值滤波是一维/二维邻域滑窗，数据复用靠行缓存；AI加速器里PE阵列干的是矩阵乘累加，复用维度从行变成时间、空间、通道三层，这是认知上的断层，不是知识点没背。

主线我建议按「先建立数据流直觉，再补量化，最后碰存算一体特殊性」这个顺序走，别一上来就啃《计算机体系结构：量化研究方法》，那本对转行者太重，容易劝退。

第一步，把脉动阵列吃透。找Eyeriss那套经典的输出驻留、权重驻留、行驻留分类，配合一张手画的数据流图，自己推一遍每拍哪些数据在动、哪些在被复用。这一步做扎实，PE阵列就不再抽象了。

第二步，补数据复用和调度。核心问题是：片上缓存不够时，怎么把卷积拆成tile喂给PE阵列。你要能算清楚一个卷积层的计算量、访存量、算术强度，并解释为什么算术强度低就memory bound。这直接对应JD里的「数据复用」。

第三步，量化调度。从对称/非对称量化、per-tensor vs per-channel讲起，理解为什么权重可以离线量化、激活需要在线scale，以及定点乘加、移位、累加位宽怎么定。面试常让你估算一个INT8卷积的中间结果位宽，这属于基本功。

存算一体的特殊性要单独看：计算发生在存储阵列内部，所以你还要懂crossbar、ADC/DAC开销、IR drop、非线性这些非理想因素，以及为什么它更适合权重驻留、推理为主。这部分不用深到器件物理，但要能说出它和传统脉动阵列的取舍。

最后提醒一句，别只学不练。用HLS或RTL写一个小的权重驻留PE阵列，哪怕只有4×4，跑通一次卷积，比看十篇综述都值。你现在手上有能拿来做练手的开源加速器项目吗？选哪个框架会直接影响你补课的重点。

个人感觉你最大误区是想把体系结构当一门课从头学。其实面试更看你能否把一个卷积映射到PE阵列上讲清楚：数据怎么分块、权重怎么驻留、量化后精度掉在哪。建议先啃Eyeriss的论文和DianNao系列，再看一两个开源加速器（如NVDLA）的文档，对着画数据流。计算机体系结构只需补缓存层次、访存瓶颈、算术强度这几块，别贪多。存算一体的ADC开销和非理想特性单独花一周了解即可。你目前是想转推理方向还是也碰训练？这决定要不要补反向传播和梯度量化。

先说一个反直觉的：你现在最大的障碍不是体系结构知识不够，而是你还没把「图像流水线」和「AI加速器」在脑子里归到同一类问题里。Sobel、中值滤波本质上是固定系数、固定邻域、单通道的滑窗运算，数据复用靠行缓存，控制逻辑是写死的。而卷积加速器面对的是通道数、feature map尺寸、权重都在变的滑窗，复用维度从「行」扩到了「空间+通道+时间+权重」四层，PE阵列就是把这个四维复用做成硬件的结构。所以脉动阵列看着头大，是因为你还在用图像处理的视角去理解它，觉得数据怎么乱动。换个角度：脉动阵列就是让权重或激活值在PE之间「传着用」，像流水线里把中间结果一级级往下推，只不过推的是部分和而不是像素。

主线我建议这么走：第一步不要碰《计算机体系结构：量化研究方法》，那本对转行者太重。先找Eyeriss那篇经典论文，把输出驻留、权重驻留、行驻留三种数据流对着图各推一遍，每拍哪些数据在动、哪些被复用，自己手画一遍。这一步做透，数据流就不抽象了。第二步补量化：对称/非对称、per-tensor还是per-channel、量化后精度掉在哪一层，这些是面试高频。第三步才是存算一体的特殊性——ADC开销、单元非理想、写验证，这部分单独花一周了解即可，别一开始就陷进去。体系结构真正要补的只有缓存层次、访存瓶颈、算术强度这三块，贪多反而学不深。

取舍上：时间有限的话，宁可把一条数据流讲清楚，也别把DianNao、NVDLA、脉动阵列都泛泛看一遍。面试官问的是「这个卷积怎么映射到你的PE阵列上」，不是「你读过几篇论文」。你现在项目里有没有可以改造成小规模矩阵乘的模块？有的话拿它练手，比空看论文有用得多。

其实别把体系结构当一门课补。你缺的是把一个卷积映射到PE阵列上讲清楚的能力：数据怎么分块、权重怎么驻留、量化后精度掉在哪。先啃Eyeriss和DianNao系列，再看NVDLA文档对着画数据流，缓存层次和算术强度补一补就够面试聊了。存算一体的ADC开销和非理想特性单独花一周即可。你现在是只打算转推理方向，还是也想碰训练那块？

先说个容易被忽略的风险：存算一体这个方向本身还在早期，公司之间技术路线差别很大，有的做忆阻器交叉阵列，有的做SRAM存内计算，有的其实是近存计算挂个名。你补体系结构之前，最好先搞清楚目标公司到底走哪条路，不然学了一堆ADC非理想性，结果人家做的是数字存内逻辑，白费劲。替代做法是先按「通用AI加速器数据流」打底，这部分不管哪条路线都用得上：把Eyeriss那套权重驻留、输出驻留、行驻留的区别讲明白，能自己画一张卷积在PE阵列上分块映射的时序图，面试就有的聊。然后针对具体路线再补专用知识，忆阻器方向重点看ADC精度和器件噪声怎么影响推理精度，SRAM方向看位线计算和感放设计。投入上我建议先花两周把数据流直觉建立起来，别一上来啃量化研究方法那本大砖头。你目前锁定的公司是偏器件型还是偏电路型，这个直接决定后面补课的侧重点。

转这个方向，我觉得真正卡人的不是知识点数量，而是你能不能把「图像处理里的滑窗」和「加速器里的矩阵乘」在脑子里接上。你现在做的Sobel、中值滤波，本质是固定系数、固定邻域、单通道的滑窗，数据复用靠行缓存，控制逻辑写死。而卷积加速器面对的是通道数、feature map尺寸、权重全都在变的滑窗，复用维度从一行扩到了空间、通道、时间、权重好几层，PE阵列就是把这个多维复用做成硬件的结构。所以脉动阵列让你头大，很可能是因为你还在用像素流的视角看它，觉得数据乱动。换个角度：脉动阵列就是让权重或激活值在PE之间传着用，像把中间结果一级级往下推的流水线，只不过推的是部分和。

主线我建议这么走。第一步别碰量化研究方法，那本对转行者太重。先找Eyeriss那篇经典论文，把输出驻留、权重驻留、行驻留三种数据流看懂，配合手画一张数据流图，自己推一遍每一拍哪些数据在动、哪些在被复用。这一步做扎实，PE阵列就不抽象了。第二步补数据复用和调度，核心问题是片上缓存不够时怎么把卷积拆成tile喂给PE，要能算清楚一次tile需要多少带宽、多少片上存储、算术强度是多少。第三步再碰量化，重点是量化后精度掉在哪、怎么用校准集定scale，而不是背公式。存算一体的特殊性单独留一周就行，ADC开销、器件非理想、读写噪声这些知道个大概即可。

取舍上，Verilog本身不用再猛练，你三年经验够了，面试官更想听你怎么做架构权衡。计算机体系结构只补缓存层次、访存瓶颈、算术强度这几块，别贪多。

先说个可能让你松口气的判断：你真正要补的不是「一门体系结构课」，而是一套能把卷积讲成硬件时序的语言。面试官问PE阵列，其实想听你说清楚三件事：一块feature map按什么顺序进阵列、权重是常驻还是流动、算不完的部分和往哪放。这三件事你拿Sobel的思维是能迁移的——Sobel是固定权重、行缓存复用，加速器只是把「一行缓存」扩成了「tile缓存+PE间传递」。建议第一周别看书，找Eyeriss那篇论文，把权重驻留、输出驻留、行驻留三种数据流各画一张时序图，画到能对着图说出每拍哪些PE在算什么。第二周再看DianNao或NVDLA的文档验证自己的理解。体系结构教材里只需要挑缓存层次、算术强度、访存瓶颈这几节，别整本啃。你现在有没有能跑的开源加速器工程可以对着看RTL？有的话进步会快很多。

我按「先建立直觉、再补理论、最后贴岗位」这条线给你排一下，重点在中间的取舍。

第一层是数据流直觉。脉动阵列让人头大，通常是因为你把它当成「一堆PE在乱动数据」。换个抓手：把它看成一条流水线，权重沿着阵列横向传，激活值纵向传，每个PE只做一次乘累加，把部分和往下推。你做了三年流水线，这个「数据随拍推进」的感觉其实很熟，只是推的对象从像素变成了部分和。把这层打通，后面所有架构讨论你都能跟上。

第二层是复用与分块。这是转行者和科班生差距最大的地方。核心问题只有一个：片上缓存装不下整个feature map和权重时，怎么切tile。你要能算清楚一个tile的输入复用次数、权重复用次数、片上/片外访存比，然后判断这个设计是算力受限还是带宽受限。算术强度这个概念务必吃透，面试里问「为什么加速器要做数据复用」基本就是考这个。

第三层是量化与调度。存算一体公司尤其在意这个，因为模拟域的精度损失和数字域不一样。你要知道权重量化到4bit、8bit时精度怎么掉，感知量化训练大致在做什么，以及调度上怎么配合阵列形状做padding和切分。这部分不用深到能复现论文，但要能讲清权衡。

第四层才是存算一体的特殊性。这里要提醒你：这个方向路线差异极大，忆阻器交叉阵列、SRAM存内计算、近存计算，面试问的东西完全不同。通用部分（数据流、复用、量化）先打底，专用部分看目标公司偏器件还是偏电路再补。ADC精度、器件噪声、非理想性这些，偏器件的公司会深问，偏数字逻辑的可能只聊个概念。

时间上我的建议是数据流和复用占七成精力，量化和存算特殊性各占一成半，别本末倒置。你现在锁定的目标是哪类公司，这个直接决定第三四层的深浅。

补一个容易被忽略的维度：面试里「讲不清」往往不是知识不够，而是没有可以复述的具体例子。

比如面试官问数据复用，你如果只答「可以提高复用率」，基本就凉了。但你要是能说「以3×3卷积、32通道输入为例，权重在通道维度复用，激活值在空间维度复用，tile取8×8时片上缓存大概需要多少、访存比能降到几倍」，哪怕数字不是最优，面试官也能看出你有工程感。这种例子准备两三个就够撑起大半场技术面。

替代做法上，如果你时间紧，别去啃量化那本大砖头。先看Eyeriss论文加NVDLA文档，再自己用Python或C写一个简单的卷积分块模拟，把不同tile尺寸下的访存次数打印出来。跑一遍比看十页书管用，而且这个过程本身就能变成面试里的谈资。

风险也要提一句：存算一体不少岗位其实偏器件或模拟，纯数字FPGA背景进去可能被问ADC、感放、器件噪声这些你完全没碰过的东西。投之前看清楚JD里是「数字设计」还是「存内计算电路」，别用一套准备打所有岗。你目前看到的JD，描述里更多是RTL还是电路层面的词？

先泼一盆冷水：你三年图像处理的流水线经验，在存算一体面试里能直接加分的部分，可能比你想象的小。因为Sobel那种固定系数滑窗，控制逻辑是写死的，而加速器要面对通道数、尺寸、权重全变的滑窗，复用维度从一维行缓存扩到空间、通道、权重好几层。真正能迁移的是你对「一拍一拍推数据」的时序感，而不是具体模块。

风险维度我得单独说：存算一体这名字现在有点被用烂了。有的公司做忆阻器交叉阵列，重点在ADC精度、器件噪声、感放设计，偏模拟和器件；有的做SRAM存内计算，看位线计算和数字逻辑；还有的其实就是近存计算挂个名。你要是闷头啃了两个月ADC非理想性，结果人家走的是纯数字存内逻辑，那时间就白投了。所以第一步不是学，是判断目标岗位偏哪条路。

替代做法上，别一上来啃《量化研究方法》。先按通用AI加速器数据流打底，这块不管哪条路线都用得上：把Eyeriss那套权重驻留、输出驻留、行驻留的区别搞明白，能自己画一张卷积在PE阵列上分块映射的时序图，面试就有的聊。然后针对具体路线补专用知识。数据流直觉大概两周能建立，别贪多。

你目前锁定的公司，是偏器件型还是偏数字电路型？这个直接决定后面补课的侧重，先想清楚再动手。