2026年FPGA工程师想从通信基带转AI推理加速，需要补哪些知识和项目才能过简历关？

先说结论：通信基带转 AI 推理加速，技术栈的重叠度比你想的高，真正要补的是「数据怎么喂」和「精度怎么掉」这两块，而不是从头学一套新东西。

你现在的底子：能写可综合的 Verilog、懂流水线、会做时序约束、熟悉 DSP 链路。这些恰好是推理加速器后端最吃香的部分。CNN 加速器的核心无非是卷积的滑窗、乘累加阵列、片上缓存复用——你写 FIR、写 FFT 蝶形时的资源复用思路可以直接迁移。所以别把这次转型想成换行，更像是换了一套数据流约束。

补课顺序我建议这样排。第一层是概念对齐：搞清楚卷积怎么拆成 im2col 或直接滑窗、什么是权重固定/输出固定/行固定这几类数据流，推荐从 Eyeriss 那篇论文和相关的入门博客看起，一两天就能建立框架。第二层是量化，这是简历上最能拉开差距的点。你至少要能讲清对称量化和非对称量化的区别、per-tensor 和 per-channel 的取舍、为什么激活值用非对称而权重常用对称，以及 INT8 推理里 scale 和 zero-point 怎么在硬件里做定点乘加。这块不懂，面试官一问就露馅。第三层才是工程落地：AXI 突发传输、DDR 带宽估算、片上 BRAM 分块策略。带宽这块你有天然优势，通信里算吞吐的习惯直接用得上。

项目怎么做才不被筛。个人感觉，最忌讳的是「跑通一个开源工程改改参数」——HR 可能看不出来，但技术面一问就穿。建议你做一个规模可控但闭环完整的加速器：比如针对一个小的卷积网络（几层就够），自己定义权重和激活的定点格式，设计一个带行缓存的卷积阵列，把 AXI 读权重、写输出的通路跑通，最后用仿真或上板对比软件参考结果，给出误差和资源占用报告。关键是你能讲清每个设计决策的理由：为什么用这个并行度、BRAM 怎么切、带宽瓶颈在哪。

还有个取舍要提醒：别一上来就啃 YOLO。YOLO 涉及多尺度特征、后处理 NMS，链路太长，容易做到一半卡死。先做一个干净的单层或小网络加速器，做透了再扩。

你目前手上有没有能上板验证的 FPGA 板子？这会影响项目该做多大。

最后补一句：简历上项目的价值不在「我做了个加速器」，而在「我发现了什么瓶颈、怎么权衡、结果如何」。通信背景给你的量化思维和时序功底，恰恰是很多纯软件转过来的人缺的，把这个讲出来就是差异化。

其实核心就一句话：把「时序收敛 + 定点运算」这套你已经会的东西，重新包装到「卷积怎么映射到硬件」这个场景里。

具体补三样。一是数据流概念，知道权重固定、输出固定、行固定各自省哪块带宽，能对着一个卷积层说出你选哪种、为什么。二是量化，搞明白 INT8 的 scale 和 zero-point 怎么在硬件里做乘加和移位，这块面试必问。三是带宽账，AXI 突发长度、DDR 有效带宽怎么估，你通信背景算吞吐的习惯直接用。

项目别贪大。做一个几层的小卷积网络加速器，带行缓存、定点量化、AXI 读写闭环，能给出资源和误差数据，比跑通一个 YOLO 开源工程值钱得多。面试官想看的是你踩过什么坑，不是你会不会 clone 仓库。

先对齐一下你的情况：两年基带FPGA，能写可综合Verilog、会做时序约束、懂DSP链路。这其实是个很好的起点，因为你缺的不是『硬件能力』，而是『把卷积当成一种新的数据流去调度』的经验。所以最短路径不是去学一套全新的东西，而是把你已有的技能换一个场景重新组织。

主线可以这么走。第一步，把卷积想清楚它在硬件上到底难在哪。难的不是乘加，乘加你写FIR早就会了；难的是数据复用——同一个输入像素会被多个输出通道、多个卷积核窗口重复用到，怎么让它在片上缓存里多待一会儿、少去DDR搬几次。这就是所谓数据流架构（权重固定、输出固定、行固定之类）要解决的问题。你不需要一上来啃Eyeriss全文，先找两三篇入门博客，能对着一个具体卷积层说出『我选行固定，因为省的是输入带宽』就够了。

第二步补量化。这是简历上最能拉开差距、也最容易被面试官追问的点。核心就一件事：INT8的scale和zero-point怎么在硬件里落地，乘完之后怎么移位、怎么累加、怎么防止溢出。你基带里做定点运算、做饱和截断的那些经验可以直接迁移，别当成新知识。

第三步算带宽账。AXI突发长度、DDR有效带宽怎么估，这块你通信里算吞吐的习惯直接拿来用，反而是很多纯CS背景转过来的人最弱的地方，是你的优势。

项目上我的建议是别贪大。不要一上来跑YOLO开源工程，那种东西面试官一眼就知道你是clone的。做一个几层的小卷积网络加速器，带行缓存、带定点量化、有AXI读写闭环，能给出资源占用和量化误差数据，比什么都强。面试官想看的是你踩过什么坑、怎么权衡的，不是你会不会用现成仓库。

最后提醒一个常见误区：很多人转方向时拼命堆『我学了什么框架』，但FPGA岗位真正看的还是你对时序、面积、带宽这三者的取舍判断。你现在缺的那块补上，其余都是加分。你目前手上有能上板验证的板子吗，还是主要靠仿真？这个会决定项目要做到什么程度。

再补一句关于简历关的判断。HR筛简历其实很快，关键词能对上（CNN硬件映射、量化、AXI、DDR带宽）基本就过了初筛，真正卡人的是技术面。所以你不用为了『好看』去堆一堆名词，而是保证简历上每一个名词你都能被追问三层还不慌。比如写了INT8量化，就要能讲清per-tensor和per-channel的区别、反量化放在哪一级、误差怎么测。这种深度比项目数量重要得多。

别把它当转行，就当是给同一套硬件技能换个数据流约束。你现在会写可综合Verilog、会做时序约束、懂流水线和定点运算，这些恰好是推理加速器后端最吃香的部分，真正要补的就两块：数据怎么喂、精度怎么掉。

数据流先建立框架，能对着一个卷积层说清权重固定、输出固定、行固定各自省哪块带宽就行，不用啃太深。量化是简历上最能出彩的，重点搞明白INT8的scale和zero-point怎么在硬件里做乘加移位、误差怎么测。带宽账你通信背景本来就熟，AXI突发长度和DDR有效带宽估一下就是加分项。

项目别贪大，几层小网络加行缓存加量化加AXI读写闭环，能给出资源和误差数据，比跑通YOLO开源工程值钱得多。你打算用哪块板子做验证？

先别急着去学CNN，你手上其实已经有一大半牌了。基带FPGA做的那些事——FIR、抽取、CIC、FFT蝶形、多相滤波——本质是同一类问题：固定系数、流式数据、片上缓存复用、吞吐和时延的折中。推理加速器做的事情，无非是把「系数固定」换成「权重固定」，把「多相分解」换成「通道拆分」，把「滑窗」换成「卷积窗」。所以最短路径不是换赛道，而是把你已有的那套数据流思维换个约束条件重跑一遍。

真正需要补的第一块，是数据复用这件事在CNN里到底难在哪。写FIR时你一个系数对一串采样，数据基本用一次就走；卷积不一样，一个输入像素会被多个输出通道、多个卷积核位置反复用到。硬件上省不省带宽，全看你怎么安排片上缓存和计算阵列的循环顺序，这就是所谓数据流架构。个人感觉不用一上来啃Eyeriss全文，先找两三篇图解博客，能对着一个具体卷积层说出「我选行固定，因为它省输入带宽、权重常驻片上」就够了。这一步建立的是判断力，不是知识点。

第二块是量化，这块在简历和面试里最能拉开差距。你得讲清楚INT8的scale和zero-point在硬件里怎么落到乘加和移位上，对称量化和非对称量化的区别，以及为什么bias通常保留高精度。更重要的是能给出误差数据：同一个网络，FP32和INT8的top-1差多少，哪一层掉得最狠。这个数据比你说一百句「熟悉量化」都管用。

第三块是带宽账，这是你的主场。AXI突发长度、DDR有效带宽、片上SRAM的读写冲突，这些你算DSP链路吞吐时早就熟。面试里能把「这层特征图多大、需要多少次DDR往返、瓶颈在权重还是激活」算清楚，比背架构名词强得多。

项目别贪大。跑通一个YOLO开源工程，简历上写「移植了某某加速器」，面试官一眼就知道你只是clone了仓库。反而是一个几层的小卷积网络，自己写行缓存、自己做定点量化、自己接AXI读写闭环，能给出LUT/DSP/BRAM资源占用和量化误差曲线，这才叫「我踩过坑」。规模小不怕，怕的是你说不清每个模块为什么这么设计。

顺序上建议先做量化理解，再动手写小加速器，数据流架构边做边补。你打算用哪块板子做验证，Zynq还是纯FPGA加外挂DDR？