2026年FPGA大赛国赛选题，做「多路高速ADC同步采集+实时频谱显示」工作量够不够，评委最看重哪几个指标？

先说结论：这个题工作量够不够，不取决于你加了几个功能，而取决于你能不能把一条指标链讲闭环。评委看这种题，脑子里基本是一条线：模拟信号进来、ADC采、数据搬运、缓存、算FFT、显示出来，每一环的误差和瓶颈你能不能说出来并且测出来。经典题不可怕，可怕的是你只会说「能采能显示」却答不上「同步误差多少纳秒、怎么测的」。

所以真正要回答的第一个问题是同步到底做没做扎实。多片ADC同步，难点从来不是接上线，而是采样时钟相位对齐、JESD204B/C的确定性延迟、或者并行LVDS下的训练对齐。你得给出一个可复现的测量方法，比如用同一个信号源同时打进两路，做互相关求峰值位置，把通道间偏移量化到采样点的几分之一；再讲清楚这个偏移随温度、随上电次数漂不漂。这一块讲透，比多加一个解调模块值钱得多。

第二个是资源与实时性的账。FFT点数、刷新率、FPGA内部BRAM/DSP占用、功耗，这几个是连着的。1024点@1MSPS和4096点@100MSPS完全不是一个量级。你要能给出「我用了多少DSP48、多少BRAM、时序跑到多少MHz、有没有欠采样丢点」的实测数据，而不是仿真截图。评委特别爱问「你的频谱刷新率是多少，凭什么」，答不上来就露馅。

创新点往哪放？个人建议别往算法复杂度堆，往工程难点堆：同步校准算法做成自适应的、支持动态重配置（换采样率不用重新综合）、或者适配国产ADC/国产FPGA。这几类在答辩时容易讲出差异化，也贴合现在的产业导向。实时解调可以加，但前提是前面的采集同步已经稳了，否则就是给一个地基不稳的房子加层。

工作量下限我的判断是：双通道以上、指标能量化、同步有实测、频谱能实时刷新、资源有报表。做到这些基本不会被扣「工作量不足」，扣分往往扣在指标没闭环。你们现在用的ADC是并行LVDS还是JESD204B，目标采样率大概到多少？这决定了同步方案选哪条路。

工作量够不够，其实看你能不能把「同步误差」这件事说清楚。多路ADC最难的不是FFT，是通道间对齐和确定性延迟。评委一般会盯着三个数：采样率与有效位数、通道间同步误差及其测量方法、FFT点数对应的刷新率和资源占用。你能把这几个量化出来、给出实测曲线，经典题也能拿高分；反之加了解调也是花架子。

先说结论：这个题的工作量够不够，不看你加了多少功能，看你有没有把一条指标链讲闭环。经典题本身没问题，问题在于大多数队伍只能讲到「能采、能显示」，再往下一层就卡住了。

我建议你把整条链拆成四段来看：模拟前端、采样与同步、数据搬运与缓存、FFT与显示。评委的注意力基本会落在第二段和第四段，因为这两段最能区分「搭过板子」和「真做过设计」的人。

第一段其实最容易被忽略。输入信号的带宽、幅度范围、驱动方式、有没有做抗混叠，这些决定了你后面所有指标的天花板。采样率和分辨率是绑在一起看的：你说12bit、1GSPS，那有效位数ENOB是多少？用什么测的？如果只能报一个标称值，评委心里会打个折扣。

第二段是真正的分水岭。多路ADC同步，难点从来不在接线，而在采样时钟相位对齐和确定性延迟。你用JESD204B/C，那就要讲清楚SYSREF怎么分、链路延迟怎么固定；你用并行LVDS，那就要讲训练对齐和眼图。更重要的是给出可复现的测量方法，常见做法是同一个信号源同时打进两路，做互相关求峰值位置，把通道间偏移量化到采样点的几分之一，再看这个偏移随上电次数、随温度漂不漂。这一块讲透，比多加一个解调模块值钱得多。

第三段是资源和实时性的账。FFT点数、刷新率、FPGA内部用多少BRAM/DSP、功耗多少瓦，这几个数要能对上。比如你选4096点、每秒刷50帧，那就要算清楚每帧的计算量和DDR带宽够不够，别到时候帧率掉下来还说不清瓶颈在哪。

第四段是显示。很多人在这里翻车，因为上位机一卡，前面的指标全白搭。用千兆网还是USB3.0、有没有做流控、丢帧怎么处理，这些都要能回答。

创新点如果一定要加，我倾向于放在同步校准算法或者动态重配置上，而不是硬塞一个解调。解调是另一个技术栈，做浅了反而暴露精力分散。

最后提醒一句：你们现在板子定了吗？ADC型号和接口方式（JESD204还是LVDS）直接决定后面所有取舍，这个不定，讨论工作量其实是在空转。

先别急着加解调，我建议你先做一次「评审视角自检」。把你们现在的方案写成一张指标表，每行是一个指标，后面跟三列：设计值、实测值、测量方法。写不满的行就是你国赛会被追问的地方。

评委看这类题，心里其实有个优先级：同步误差 > 采样率与有效位数 > 实时性（刷新率）> 算法复杂度。为什么同步排第一？因为多路ADC同步是这道题唯一「不是随便谁都能做对」的部分。采样率你写1GSPS，别人也写1GSPS；但你说通道间偏移做到了0.3个采样周期以内，并且给出了互相关实测曲线，这个区分度就出来了。

加不加解调，取决于你同步这块是否已经闭环。如果同步误差还没量化，加解调只会让评委觉得你在堆功能逃避难点，反而扣分。反过来，如果同步做扎实了，加一个「多通道相位差测量」是顺理成章的延伸，因为它复用了同一套对齐数据，工作量增量小、故事完整。解调则相对孤立，除非你的应用背景能自圆其说。

一个容易踩的坑：很多队伍把「同步」理解成同时上电、共用一个时钟源。这远远不够。确定性延迟、上电重复性、温漂，这些才是评委想听的。你可以先做个小实验：同一信号源灌两路，连续上电十次，记录每次的通道间偏移，画成散点。这张图比任何PPT都值钱。

还有个风险点要提醒：如果你们用的是JESD204B/C，务必确认子类、SYSREF的建立保持余量，这块翻车率不低。用并行LVDS的话，训练序列和眼图也得有说法。

你们现在ADC和FPGA具体是什么型号、接口是JESD还是LVDS？这决定了同步方案能讲到多深。

至于工作量够不够，我的判断是：把上面那张指标表填满、每行都有实测支撑，经典题也够国赛。填不满，加三个功能也白搭。

这道题我想从「创新点到底该放哪」这条线往下说，因为你们纠结的其实是同一个问题的两面：怕题目太经典没亮点，又怕加功能加出窟窿。

先说个反直觉的判断：在多路ADC同步采集这个题里，创新点几乎不可能是「我加了一个新算法」。评委见过太多队伍在FFT后面挂个解调、挂个相位差，算法本身都是教科书里的东西，写进报告也就是两页纸。真正能拉开差距的创新，往往藏在「别人没做、但做了就有说服力」的工程细节里。

我举三个方向，你可以对照自己队伍的资源挑。

第一是同步校准算法。多数队伍做同步就是硬件对齐，做完就完了。如果你能加一个上电自校准流程：用内部或外部参考信号，自动估计通道间偏移并补偿，还能展示补偿前后的对比，这就是一个完整的闭环。它不需要多高深的数学，互相关加插值就够了，但故事完整、可复现、有数据。

第二是动态重配置。比如FFT点数、窗函数、平均次数能在线切换，或者采样率分档可调。这个方向的好处是能顺带展示你对FPGA资源复用和时序收敛的理解，评委里做工程的人会买账。坏处是实现复杂度上去了，容易在联调阶段翻车。

第三是国产器件适配。如果你们用的是国产ADC或国产FPGA，把选型理由、IP适配过程、遇到的坑写清楚，这在当前环境下是有加分倾向的。但要诚实，别硬吹，评委一眼能看出你是不是真跑过。

回到取舍。我的建议是：先保证同步误差、有效位数、刷新率这三个硬指标有实测数据，再拿剩余时间做一个创新点，不要贪多。一个做透的创新点，比三个半成品强得多。

具体到「解调还是相位差」：如果你们的应用背景能撑起通信或雷达场景，解调可以加，但要把解调后的误码率或星座图作为指标给出；如果背景偏测量仪器，相位差测量更自然，而且它和同步是同一套数据链路，复用度高、风险低。

最后提醒一个常被忽略的点：实时性要给出端到端延迟，不只是FFT计算时间。从ADC采样到屏幕刷新，中间的数据搬运、缓存、DMA、显示驱动都要算进去。评委问「实时性怎么样」，你答「FFT用了多少微秒」是不完整的。

你们板子上现在数据从ADC到显示的完整通路是怎么走的？是DDR缓存还是纯片上RAM？这个决定了你们实时性指标的天花板在哪。