2026年FPGA大赛国赛现场，评委问「你这个方案换国产安路芯片能跑通吗」，我该怎么答才不被扣分？

先说你当场那句「应该可以」为什么会让评委变脸。评委问这个，八成不是想听结论，是想看你脑子里有没有一张资源账。你答得模糊，他就默认你没算过。

正确的姿势是先反问一句确认边界：换安路EG4是只换器件，还是板级、时钟、外部接口全换？因为答案差别很大。如果只是逻辑迁移，那你可以现场给个粗账：Zynq里PL侧用了多少LUT、多少DSP、多少BRAM，边缘检测的卷积核如果走Sobel，乘法量不大，DSP占用通常能压下来，主要吃的是BRAM做行缓存。报数字比报态度值钱。

然后要主动交代风险点。跨到安路，第一是IP核，你的视频输入输出、DDR控制器、AXI互联这些，Xilinx有现成IP，安路这边要么有对应版本要么得自己搭，这是最容易翻车的地方。第二是时序，同样的RTL换工艺和工具，收敛难度会变。第三是Zynq里的PS部分，安路EG4是纯FPGA还是带硬核，这决定了你ARM那侧跑的东西能不能一起搬过去。

替代做法可以顺口给一个：如果资源真不够，先降分辨率或降帧率，或者把卷积时分复用，用速度换面积。这句话一出，评委就知道你懂工程折中，不是只会堆资源。

你现在的方案里，PS侧到底承担了多少事，是纯搬运还是也参与算法？这个不清楚的话，迁移评估其实做不完整。

先别急着背话术，你要补的是评委真正想看的那本账。他问能不能换安路，本质是在考：你知不知道自己方案里每一块资源花在哪、哪些是Xilinx独有的。现场最稳的答法其实不是给结论，而是先划边界再给粗账，比如：如果只是把PL侧RTL迁到EG4、外部接口和板级不动，我可以给个估算——边缘检测走Sobel的话乘法量不大，DSP压力有限，真正吃紧的是行缓存用的BRAM和视频通路的带宽；但PS侧、DDR控制器、AXI互联这些Xilinx现成IP，安路这边得逐个确认有没有对等替代，这部分我没实测过，不敢拍胸脯。你发现没有，这样答既有数字又有风险，评委反而觉得你靠谱。

另一个维度是留后手。真被追问资源够不够，你可以说迁移时优先考虑降分辨率或降帧率跑通链路，再逐步优化；也可以提分时复用卷积运算单元来省DSP。关键别把话说死，别说「肯定能跑」，也别说「肯定不行」。如果时间允许，赛前哪怕在国产板子上点个灯、跑通一路视频输入，答辩时这句话的分量完全不一样。

你们PL侧现在大概占了多少LUT和BRAM，心里有数吗？

先说个现场的小技巧：评委问「换安路能不能跑通」，你答「应该可以」之所以掉分，不是因为答案错，而是因为这句话暴露了你没算过账。他要的是判断过程，不是结论。

所以下次遇到这种题，别急着下结论，先界定范围。你可以回一句：如果只是把PL侧RTL迁过去、板级和外部接口不动，我可以给个粗估；但PS侧和视频通路那些Xilinx现成IP，得单独确认。这样你既没逃避，又把不确定性圈出来了。

然后是账。边缘检测如果走Sobel，乘法量其实不大，DSP压力有限，真正吃紧的是行缓存用的BRAM和视频带宽。你把自己Zynq里PL侧的LUT、DSP、BRAM用量报个大概，评委立刻知道你心里有数。

再补一个风险维度：跨到安路EG4，第一坎是AXI互联、DDR控制器、视频输入输出这些IP有没有对等替代；第二坎是同样RTL换工具和工艺，时序收敛难度会变；第三坎是Zynq的PS部分，安路这边得确认有没有对应的硬核或软核方案。

最后主动给退路：真跑不动，可以优先降分辨率或降帧率把链路跑通，再把卷积单元分时复用来省DSP。别把话说死，也别空口承诺。你们板子现在视频通路是自己写的还是用的现成IP？这个直接决定迁移难度。

这个问题背后其实是一道工程判断题：你能不能证明自己的设计是「可迁移」的，而不是绑死在某个厂商生态上的。评委真正想看的，是你有没有能力把设计从平台里拆出来看。

我建议你把准备分成两层。第一层是答辩前的静态准备：整理一份资源清单，把你方案在Zynq上PL侧的LUT、FF、DSP、BRAM大致用掉多少列出来，同时标出哪些模块是纯RTL、哪些依赖厂商IP。纯RTL部分迁移相对可控，依赖IP的部分才是风险集中区。第二层是现场的表达结构：先讲边界，再讲粗账，最后讲风险和对策。

为什么顺序不能反？因为如果你上来就说「能跑通」，评委接下来一定会追着问细节，你越答越虚。如果你先讲边界，比如「板级和接口不动，只迁逻辑」，那你就把问题缩小到一个可讨论的范围，评委会顺着你的框架问，而不是另起炉灶考你。

粗账怎么报？不用精确到个位数，报量级和瓶颈就够了。Sobel这类边缘检测，卷积核小、乘法量有限，DSP通常不是主要矛盾，真正压资源的是行缓存和视频流的带宽。你可以说：BRAM是主要占用，DSP有一定余量，但视频通路的IP需要逐个确认安路是否有对应版本。

风险要主动说，但别只列风险不给方案。比如你可以讲：如果安路侧DDR或AXI互联没有现成对等IP，我可以先把分辨率降到720p、帧率降到30，先保证链路跑通，再逐步优化；卷积运算单元也可以考虑分时复用，牺牲一点吞吐换DSP余量。这种答法体现的是工程取舍能力，而不是背答案。

还有一个容易被忽略的点：Zynq的PS侧。很多人只盯着PL，觉得逻辑迁过去就行，但PS侧的处理器、DDR控制器、外设互联在安路平台上可能是完全不同的架构。如果你在答辩时能主动提一句「PS侧需要重新评估，这部分我没实测过」，反而比硬说「没问题」更让评委放心。

总结一下，这类问题的得分点不在于你给出多肯定的结论，而在于你有没有展示出「拆解—估算—识别风险—给退路」这条完整的工程思维链。平时准备时，不妨拿一张纸，把你的方案按纯逻辑、厂商IP、处理器系统三块拆开，分别标注迁移难度，答辩时自然就有话说了。