2026年电赛FPGA赛道，零基础队伍该选「数字频率计」还是「简易示波器」作为保底题？

先说结论：你们这情况，保底选数字频率计，别犹豫。原因不在题目难不难，而在于『翻车点在哪』。频率计的本质是：一个闸门时间内数脉冲个数，链路是 信号整形 -> 闸门计数 -> 算出频率 -> 数码管或串口显示。这条链路短，每一级都能单独测、单独调，哪一级不动了立刻能定位。示波器就不一样了，ADC 采样、触发判据、存储控制、DAC 或屏幕显示，四级串起来，中间任何一级时序没对齐，你在屏幕上看到的就是一坨噪声，而且你根本不知道是 ADC 采样错了还是触发没抓到还是显示地址算错了。四天三夜里，最怕的不是难，是『不知道错在哪』。

具体到分工，我建议这样切：一个人专攻信号调理和输入整形（比较器、施密特触发，把正弦波变成干净的方波），一个人写测频主状态机加闸门计数，第三个人做显示和串口上传。注意测周和占空比其实是在测频基础上加出来的：测周就是把被测信号当闸门、用系统时钟去数，占空比就是分别测高电平时间和整周期时间再相除。所以主状态机那个人做完测频，顺手就能扩测周，工作量没有翻倍。

真正拉开分数的地方在『等精度测量』。普通测频法在低频段误差大，因为闸门时间和被测信号不同步，会差一个脉冲。等精度法的思路是让闸门时间由被测信号自己来开门关门（实际门控信号是被测信号和标准闸门的同步逻辑），这样在高低频段都能保持同样的相对误差。这个点评委很爱问，你要是能讲清楚为什么低频时普通方法误差大、等精度法怎么解决，基本就稳了。

四天节奏大概是：第一天把信号源和显示打通，能看到数字在跳就赢一半；第二天上主状态机和测频；第三天扩测周、占空比、等精度；第四天做串口上传和联调、写报告。串口上传别小看，它既是加分项，也方便你们现场调试时把数据丢到电脑上看波形。

最后提醒一句，选题前先确认实验室有没有现成的比较器模块、DAC 芯片和你们要用的开发板型号，这些条件会直接决定四天够不够用。你们现在手上有几块板子、信号源是什么型号？

先对齐一下场景：你们三个大二、Verilog 能写状态机但没搭过完整系统，四天三夜，目标是拿分而不是炫技。这个前提下，我强烈建议保底选数字频率计，而且理由不是「它简单」，是「它的失败模式是可见的」。

数字频率计的链路是：输入信号 -> 整形（比较器或施密特）-> 闸门控制 -> 计数器 -> 频率/周期运算 -> 显示。这条链每一级都能单独用信号源和示波器验证。你先把闸门做出来，用一个已知频率的方波打进去，数码管跳不跳？跳了，说明计数链路通了；不跳，问题必然在闸门或计数这一段，范围极小。四天三夜里，最贵的不是算力，是定位错误的时间。

简易示波器就完全相反。ADC 采样、触发判据、存储控制、DAC 或屏幕回显，四级串在一起。中间任何一级时序没对齐，你屏幕上看到的都是噪声，而且你无法区分是采样时钟错了、触发条件写死了、还是读地址算错了。对没做过完整系统的人来说，这种「黑箱式失败」会吃掉你两天。

再说分工。频率计天然能切成三块：A 做输入整形和测频主状态机（闸门、计数器、锁存），B 做测周和占空比（换个计数对象而已，逻辑和测频共享闸门），C 做显示和串口上传。三个人可以并行，接口就是「一个锁存好的数值 + 一个有效标志」，先约定好位宽和握手时序，各自仿真各自验证。

具体路线我建议这样排：第一天上午把分频、闸门、计数器写出来，仿真跑通；下午上板点亮数码管，用信号源验证测频；第二天加测周和占空比，注意占空比是「高电平计数 / 总计数」，闸门要选得够长；第三天做串口上传和误差校准，等精度测量的核心是「用被测信号当闸门、用系统时钟计数」，能把低频段的相对误差压下来，这是拉开分数的点；第四天留半天写报告和演示脚本。

评委给分的逻辑其实很朴素：功能全不全、指标达没达标、演示稳不稳。频率计三个功能都做出来、误差能说清楚、演示不翻车，分数就稳。示波器你就算做出来，采样率和带宽也很难达标，反而容易被追问到答不上来。你们手头有信号源和示波器能随时打波形吗？这个条件会直接影响第一天的验证效率。

我换个角度说，不聊哪个难，聊「你们三个人怎么在四天里不互相等」。

频率计的好处是接口干净。你们可以第一天就把接口定死：测频模块输出一个 32 位频率值加一个 data_valid 脉冲，显示模块只管收这个值和标志位。定完接口，三个人就能各写各的，谁也不用等谁。A 写闸门和计数，B 写测周和占空比，C 写数码管和串口，最后顶层一接，仿真先过一遍再上板。这种「先定接口再并行」的做法，是四天三夜能出活的关键。

示波器做不到这一点。ADC 的采样时序、触发的判据、存储的读写地址，这三块是强耦合的，你没法把接口一划就各干各的，必须有人先把整条数据通路打通，其他人才能接。而打通这条通路，对零基础队伍来说本身就是最大的不确定性。

所以我的建议是：保底频率计，把等精度测量和串口上传作为加分项往上叠，报告里把测量原理和误差来源写清楚。你们现在手上有几块板子、能不能同时上板调试？这决定了你们能不能真的三个人并行。

先说一个容易被忽略的维度：四天三夜里，评委给分看的是「演示时能不能稳定复现」，而不是你用了多高级的算法。频率计最讨巧的地方就在这——它天然适合做「当场给一个已知频率，读数立刻对上」的演示，评委心里有杆秤，误差一摆出来就服气。示波器就不一样了，你要现场让别人相信屏幕上那波形是真的，得先解释触发点、采样率、时基，评委一追问细节，队伍自己都容易露怯。

再举个具体的小例子。假设你们第二天下午发现数码管数字乱跳。频率计这边，你只要把闸门信号引到一个 IO 上用示波器看，很快能判断是闸门抖动还是计数溢出。示波器那边同样现象，可能是 ADC 采样时钟相位不对，也可能是触发地址写错，也可能是显示刷新和数据写入抢总线，三个方向都像，排查起来就是纯耗时间。四天三夜最贵的就是这个。

所以保底策略我建议这么走：第一天把信号整形加闸门计数打通，能显示一个粗略频率就算里程碑；第二天做测周和占空比，同时把等精度测量的框架搭起来；第三天补串口上传和误差分析；第四天专门留出来做演示脚本和答辩准备。等精度测量别一上来就啃，先把普通测频跑稳，它是加分项不是保底项。

你们手上有几块板子、信号源能到多少兆，这个会直接影响闸门时间怎么定，方便说一下吗？